「input delay」に関連した英語例文の一覧と使い方(19ページ目) - Weblio英語例文検索

Between the comb- shaped electrode 2B and the counter electrode 3, a coupling signal from the input electric signal is also detected and the delay electric signal D_i and the coupling signal interfere with each other.例文帳に追加

一方、櫛型電極２Bと対向電極３との間では、入力電気信号からの結合信号も検出され、遅延電気信号D_iと結合信号が干渉する。 - 特許庁

To obtain an optical signal receiver capable of making group delay characteristics of a signal to be input in a signal demodulation part constant to surely demodulate an FDM signal.例文帳に追加

信号復調部に入力される信号の群遅延特性を一定とし、ＦＤＭ信号を確実に復調することができる光信号受信装置を得ること。 - 特許庁

A delay amount is calculated from the position and level of the maximum coefficient which is corresponding to a center tap, and found out from among coefficients input to an adaptive equalizer.例文帳に追加

本発明では、適応等化器に入力される各係数から、センタータップに対応する最大の係数を見つけ出し、その位置と大きさから遅延量を算出する。 - 特許庁

The input fingerprint with excellent evaluation value and the delay time corresponding thereto are stored in a storage unit 10 as the registered fingerprint used in collating the fingerprint of the user.例文帳に追加

そして、その評価値が優れている入力指紋及びそれに対応する遅延時間を、そのユーザの指紋照合に用いる登録指紋として記憶部１０に格納する。 - 特許庁

When a value is inputted in the reproduction delay amount to be displayed on an input 26 of the audio amplifier 4, the audio amplifier 4 outputs the voice signal by delaying it with the inputted value.例文帳に追加

オーディオアンプ装置４は、その入力部２６に表示される再生遅延量の値が入力されると、その入力された値で音声信号を遅延して出力する。 - 特許庁

In the delay clock circuit 16 for delaying an input clock signal, components having first and second inverters 12 and 13 connected in series are cascaded.例文帳に追加

入力クロック信号を遅延させる遅延クロック回路１６では、直列接続された第１および第２のインバータ１２，１３を有する構成要素が、縦続接続されている。 - 特許庁

Since the delay amount is always constant through measurement, the quantization of input signal by an A/D converter is performed periodically through measurement.例文帳に追加

この遅延量は、測定を通して常に一定であるため、後述するＡ／Ｄ変換器による入力信号の量子化は測定を通して一定周期で行われる。 - 特許庁

And a first input data signal fetched previously by the data strobe signal in accordance with an output signal of the delay means synchronized with the clock signal.例文帳に追加

そして、前記遅延手段の出力信号に応じて前記データストローブ信号により以前にフェッチされた第１入力データ信号を前記クロック信号に同期させる。 - 特許庁

The input information includes at least one of a round-trip delay time, a frequency of data retransmission, a transmitted power value of its terminal, and a transmitted power value of an opposite-side communication terminal.例文帳に追加

入力情報は、往復遅延時間、データ再送数、自局端末の送信電力値、相手先の通信端末の送信電力値の少なくともいずれかを含む。 - 特許庁

Thus, it is possible to properly execute the Lo-Hi gear shift within the extent of the input restriction Win, and to suppress the excessive rotation of the motor by suppressing gear shift delay.例文帳に追加

これにより、入力制限Ｗｉｎの範囲内でＬｏ−Ｈｉ変速を適正に実行できると共に変速遅れを抑制してモータの過回転を抑制できる。 - 特許庁

Two input signal characteristics of the feedforward distortion compensation circuit (30) are made to coincide with each other by an amplitude, phase and delay adjuster (51) and feedforward distortion compensation processing is subsequently performed.例文帳に追加

フィードフォワード歪補償回路（３０）の２つの入力信号の特性を、振幅・位相・遅延調整器（５１）により一致させた後、フィードフォワード歪補償処理を行う。 - 特許庁

To provide a logic circuit capable of realizing the composite gate of multi-input without increasing a delay time by deciding a logical value by the variation of a current.例文帳に追加

電流の変化によって論理値を決定することにより、遅延時間を増大させることなく、多入力の複合ゲートを実現することができる論理回路を提供する。 - 特許庁

To provide a circuit design method that includes varying the configuration of an input transistor so that negative delay is avoided without insertion of a buffer.例文帳に追加

本発明の課題は、バッファを挿入することなく負の遅延を回避するように入力トランジスタの構成を変更する回路設計方法を提供すことを目的とする。 - 特許庁

To obtain a tri-state buffer circuit whose operating speed is increased by decreasing the load when viewed from a signal input node while minimizing the signal delay.例文帳に追加

信号の遅延を最小限に抑制しながら、信号入力ノードからみた負荷の低減により動作速度の高速化を図ったトライステートバッファ回路を提供する。 - 特許庁

To provide a level conversion circuit in which a chip size is reduced, and a delay time and a through current are small when a level of input signals is changed.例文帳に追加

チップサイズを縮小し、入力信号のレベルが変化するときの遅延時間及び貫通電流が小さいレベル変換回路を提供することを目的とする。 - 特許庁

The present invention comprises: a differential input transistor to which a differential input clock signal is applied; an analog control transistor unit whose one terminal is connected to a power supply terminal for adjusting fine delay amount in response to analog control voltages; and a digital control transistor unit connected between the analog control transistor unit and the differential input transistor for adjusting coarse delay amount in response to a digital code.例文帳に追加

本発明は、差動入力クロック信号が印加される差動入力トランジスタと、電源供給端に一方端が接続され、アナログ制御電圧に応答してファイン遅延量を調節するためのアナログ制御トランジスタ部と、前記アナログ制御トランジスタ部と前記差動入力トランジスタとの間に接続され、デジタルコードに応答してコース遅延量を調節するためのデジタル制御トランジスタ部とを備える。 - 特許庁

The delay circuit is provided which includes: a delay unit configured to receive a clock signal, delay an input signal sequentially by a predetermined time interval, and output a plurality of first delayed signals; and an option unit configured to select one of the plurality of first delayed signals based on one or more select signals, and output a second delayed signal.例文帳に追加

クロック信号を受信して入力信号を順次所定時間の間隔で遅延させて複数の第１ディレイ信号を生成するディレイ部と、一つ以上の選択信号によって前記複数の第１ディレイ信号のうち一つを選択して第２ディレイ信号として出力するオプション部と、を含むディレイ回路を提供する。 - 特許庁

The data output device which clocks are input to and outputs data has a plurality of delay means which are connected in a plurality of steps, a delay amount selection means for selecting either of a different number of clocks that pass the delay means, and a data output means for outputting data corresponding to the selected clock.例文帳に追加

クロックを入力し、データを出力するデータ出力装置であって、多段に接続された複数の遅延手段と、前記遅延手段を通る個数の異なるクロックのうちいずれかのクロックを選択する遅延量選択手段と、前記選択されたクロックに合わせてデータを出力するデータ出力手段とを備えること特徴とするデータ出力装置。 - 特許庁

A transmission circuit for transmitting data by using an impulse includes: a variable delay circuit 11 for defining a clock as an input and delaying the clock according to the data; and a logic circuit 12 for defining the clock and the output of the variable delay circuit as inputs and outputting the impulse by taking logical AND of the clock and the output of the variable delay circuit.例文帳に追加

インパルスを使用してデータを送信する送信回路であって、クロックを入力とし、前記データに応じて該クロックを遅延する可変遅延回路１１と、前記クロックおよび前記可変遅延回路の出力を入力とし、該クロックおよび該可変遅延回路の出力の論理を取ってインパルスを出力する論理回路１２と、を備えるように構成する。 - 特許庁

In the inverter driving device, a delay circuit is installed on the inside of each of a plurality of inverters, each delay circuit determines a charge/discharge passage by an input on/off signal, a delay on/off signal delayed only a constant time, while first voltage and second voltage are swung, is produced, and corresponding inverter controls a lamp part with the delayed on/off signal.例文帳に追加

インバータ駆動装置は、複数のインバータ各々の内部に遅延回路が設けられ、各遅延回路は入力オン/オフ信号によって充放電の経路が決められ、第１電圧と第２電圧間をスイングしながら一定時間だけ遅延させた遅延オン/オフ信号を生成し、その遅延オン/オフ信号によって対応するインバータがランプ部を制御する。 - 特許庁

In the 90-degree phase generator, a voltage controlled delay circuit D is connected between two inputs of two mixers M1, M2 whose inputs are alternately connected, a sum of outputs of the two mixers is given to the voltage controlled delay circuit D through an integration device S to control the circuit D via its control input so that the delay is always 90 degrees.例文帳に追加

本発明の９０度位相発生器は、入力が互い違いに接続された２つのミクサＭ１，Ｍ２の、２つの入力の間に電圧制御型遅延回路Ｄをつなぎ、２つのミクサの出力の和を積分器Ｓを通して、その電圧制御型遅延回路Ｄの制御入力を制御して、その遅延が常に９０度になるようにする。 - 特許庁

A second delay time decision circuit 43 receives the data strobe signal inputted through the first input circuit, and decides an arrival delay time to an internal clock inside a prescribed decision area, and the data inputted through the second input circuit sampled by use of the data strobe signal are synchronized with the internal clock.例文帳に追加

上記第１入力回路を通して入力されたデータストローブ信号を受けて所定の判定領域内での内部クロックに対する到達遅延時間を第２遅延時間判定回路で判定し、上記データストローブ信号を用いてサンプリンされた上記第２入力回路を通して入力されたデータを上記内部クロックに同期化する。 - 特許庁

It is equipped with an output delay circuit 31 which outputs a stop command signal to the control circuit 17 when the abnormality detection signal from the input detecting circuit 21 continues for a first time T1 or over, and when the control circuit 17 receives the input of the stop command signal from this output delay circuit 31, it stops the output of the power unit 1 immediately.例文帳に追加

入力検出回路２１からの異常検出信号が第１の時間Ｔ１以上継続すると、制御手段１７に停止指令信号を出力する出力遅延回路３１を備え、この出力遅延回路３１からの停止指令信号を制御回路１７が入力すると、電源装置１の出力を直ちに停止させる。 - 特許庁

When an amplitude voltage (first power supply voltage VDDL) of an input signal of an input terminal in is changed to a high voltage, and an amplitude voltage (second power supply voltage VDDH) of an output signal of an output terminal out is changed to a low voltage, a fall delay time of the signal from the output terminal out easily becomes longer than a rise delay time.例文帳に追加

入力端子ｉｎの入力信号の振幅電圧（第１の電源電圧ＶＤＤＬ）が高く変更され、出力端子ｏｕｔの出力信号の振幅電圧（第２の電源電圧ＶＤＤＨ）が低く変更された場合には、出力端子ｏｕｔからの信号の立下り遅延時間は立上り遅延時間よりも長くなり易い。 - 特許庁

Concretely, the abnormality detection means 6 detects, based on the detected waveforms, a delay time of the waveform of the gate voltage detected after input to the resistor 3 to the waveform of the gate voltage detected before input to the resistor 3, and detects the abnormality of the MOS-FET 10 based on the detected delay time.例文帳に追加

異常検出手段６は、具体的には検出した波形に基づき、抵抗３への入力前に検出したゲート電圧電圧の波形に対する抵抗３への入力後に検出したゲート電圧の波形の遅延時間を検出するとともに、検出した遅延時間に基づいて、ＭＯＳ−ＦＥＴ１０の異常を検出する。 - 特許庁

One divided frame is input to an optical fiber transmission path 12 via an error correction coder 36a, a variable delay unit 38a and electric/optic converter 40a, and the other divided frame is input to an optical fiber transmission path 14 via an error correction coder 36b, a variable delay unit 38b and an electric/optic converter 40b.例文帳に追加

一方の分割フレームは、誤り訂正符号化装置３６ａ、可変遅延装置３８ａ及び電気／光変換装置４０ａを介して光ファイバ伝送路１２に入力し、他方の分割フレームは、誤り訂正符号化装置３６ｂ、可変遅延装置３８ｂ及び電気／光変換装置４０ｂを介して光ファイバ伝送路１４に入力する。 - 特許庁

An amplitude and phase detection circuit 109 detects an amplitude signal and a phase signal from an input of the multiplication circuit 107 and an input of a phase modulated signal generation circuit 106, and a delay difference calculation circuit 110 calculates respective correlation functions from the respective detected amplitude and phase signals and calculates a delay difference from those maximum values.例文帳に追加

振幅位相検出回路１０９は、乗算回路１０７の入力及び位相変調信号生成回路１０６の入力から振幅信号と位相信号を検出し、遅延差算出回路１１０により、検出した振幅と位相の各信号からそれぞれの相関関数を計算し、それらの極大値から遅延差を算出する。 - 特許庁

To provide a two-terminal self-timed delay element without needing any external reset input by generating a self-timed reset signal while using a ring oscillator internally and using a flip-flop for delaying an input signal with a clock signal of the ring oscillator as a reference, with respect to a self-timed delay element based on the ring oscillator.例文帳に追加

本発明は、リング発振器に基づいた自己タイミング遅延素子に関し、内部にリング発振器を使い、リング発振器のクロック信号を基準にして入力信号を遅延させるフリップフロップを使い、自己タイミング方式のリセット信号を発生して外部のリセット入力が必要ではない２端子自己タイミング遅延素子を提供する。 - 特許庁

An input inverting buffer circuit 12 and a clock half period delay circuit 13 that delay each input signal such as the start pulse signal SP, the video data signals R, G, B and the clock signal CK propagated through the LSI chips 1,..., by a half period of the clock signal CK and provide the output of them are provided to each source driver LSI chip 1.例文帳に追加

ソースドライバＬＳＩチップ１…に縦続して伝搬されるスタートパルス信号ＳＰ、映像データ信号Ｒ・Ｇ・Ｂ、クロック信号ＣＫを、これら各入力信号に対してクロック信号ＣＫの半周期分を遅延させて出力させる入力反転バッファ回路１２及びクロック半周期遅延回路１３が各ソースドライバＬＳＩチップ１…に設けられている。 - 特許庁

An echo canceler unit (EC) 127 suppresses the echo component from a transmission input signal output from an A/D converter (A/D) 18 by referring to a reception input signal output from a reception signal delay processing unit (RDP) 125 and delayed by the delay amount D, and outputs the signal after the echo suppression to a communication unit (COM) 11.例文帳に追加

エコーキャンセラ部（ＥＣ）１２７は、受話信号遅延処理部（ＲＤＰ）１２５から出力された遅延量Ｄの遅延がされた受話入力信号を参照し、Ａ／Ｄ変換器（Ａ／Ｄ）１８から出力された送話入力信号からエコー成分を抑圧し、そのエコー抑圧後の信号を通信部（ＣＯＭ）１１に出力する。 - 特許庁

To provide a delay locked loop (DLL) circuit which can control the operation of a register controlled DLL circuit by detecting whether or not a phase difference between an input source clock REFCLK and an output delay locked clock DLLCLK reaches a maximum value.例文帳に追加

入力されるソースクロックＲＥＦＣＬＫと、出力される遅延固定クロックＤＬＬＣＬＫとの間の位相差が最大値に達するか否かを検知し、レジスタ制御型遅延固定ループ回路の動作を制御することができる遅延固定ループ回路を提供する。 - 特許庁

In response to corresponding one of the mask signals W0-W4 from the edge detecting circuit 220, either an output signal of a delay cell on the pre-stage or an input data signal D-Data from a delay circuit 210 is selected.例文帳に追加

遅延セル２００ａ〜２００ｅの各々は、エッジ検知回路２２０からのマスク信号Ｗ０〜Ｗ４のうち対応するマスク信号に応答して前段の遅延セルの出力信号または遅延回路２１０からの入力データ信号Ｄ＿Ｄａｔａを選択する。 - 特許庁

A game start signal delay circuit outputs a game start signal K2 to the main CPU (transition to a high level condition), after random delay time elapses from the time of input (the time of transition to a high level condition) when the main CPU inputs a playable condition signal K1.例文帳に追加

そして、遊技開始信号遅延回路は、遊技可能状態信号Ｋ１を入力すると、入力時（ハイレベル状態に遷移したとき）からランダムな遅延時間経過後、遊技開始信号Ｋ２をメインＣＰＵに出力する（ハイレベル状態に遷移させる）ようにした。 - 特許庁

The length of the delayed time of the on/off signal produced in each delay circuit is controlled in a fixed value, the passage and time constant of charge/discharge are made different with a switching means, and when the input on/off signal is made on, the delay circuit sensitively reacts.例文帳に追加

また、各遅延回路で生成されたオン/オフ信号の遅延時間の長さを一定に制御し、スイッチング手段により充放電の経路及び時定数を異ならせて、入力オン/オフ信号がオフになった時、遅延回路が敏感に反応するように構成する。 - 特許庁

To keep a good balance between a fall delay time characteristic and a rise delay time characteristic of an output signal even when at least one of amplitude voltages of an input signal and the output signal is changed in a level conversion circuit.例文帳に追加

レベル変換回路において、入力信号の振幅電圧及び出力信号の振幅電圧の少なくとも一方が変更された場合であっても、出力信号の立下り遅延時間特性と立上り遅延時間特性のバランスを良好に保つようにする。 - 特許庁

To provide a transmitting apparatus, a receiving apparatus, a video transmission apparatus and a camera system capable of achieving low delay video transmission in which a transmission delay jitter in an asynchronous transmission line can be dealt with and a video output synchronized with a synchronization signal input can be obtained.例文帳に追加

非同期伝送路の伝送遅延のジッタに対応可能で、かつ、同期信号入力に同期した映像出力を得ることできる低遅延映像伝送を実現できる送信装置、受信装置、映像伝送装置、およびカメラシステムを提供する。 - 特許庁

Based on the error between the circuit simulation result 1012 and cell delay information 1013 of gate level calculated by the approximate function thereof, delay error correction information 1015 depending on the input signal waveform rounding and output load capacity of a cell is calculated.例文帳に追加

回路シミュレーション結果１０１２とその近似関数により算出したゲートレベルのセル遅延情報１０１３との誤差を元にして、セルの入力信号波形なまりと出力負荷容量とに依存した遅延誤差補正情報１０１５を算出しておく。 - 特許庁

The prediction filter applying filter arithmetic operations to an input signal comprising a sampled signal resulting from sampling a received signal is provided with 24 pieces of delay elements 101 to 124 connected in multi-stages, each stage of which sequentially shifts the signal while delaying the signal by a delay time equivalent to a sampling interval.例文帳に追加

受信信号をサンプリングして得られるサンプル値からなる入力信号にフィルタ演算を施す予測フィルタは、２４個の遅延素子１０１〜１２４を多段に接続し、各段においてサンプリング間隔に相当する遅延時間で遅延させつつ順次シフトする。 - 特許庁

A game start signal delay circuit outputs the game start signal K2 to the main CPU (transition to a high level condition) after a random delay time elapses from the time of input (shift to a high level condition) when the main CPU inputs the playable condition signal K1.例文帳に追加

そして、遊技開始信号遅延回路は、遊技可能状態信号Ｋ１を入力すると、入力時（ハイレベル状態に遷移したとき）からランダムな遅延時間経過後、遊技開始信号Ｋ２をメインＣＰＵに出力する（ハイレベル状態に遷移させる）ようにした。 - 特許庁

A control portion 35 controls the delay amount of variable delay units 34(1) to 34(4) which receive clock signals C1-C4, in such a manner that the error of the calculated phase difference is reduced and thereafter, changes a switch 22 to the side of an analog input signal X(t) to be converted.例文帳に追加

制御部３５は、算出された位相差の誤差が小さくなるように、クロック信号Ｃ１〜Ｃ４を受ける可変遅延器３４（１）〜３４（４）の遅延量を制御してから、スイッチ２２を変換対象のアナログの入力信号Ｘ（ｔ）側に切り替える。 - 特許庁

To provide a delay circuit that can be set a very small delay time with respect to an input signal with high accuracy without being affected by a manufacture process for each product or each semiconductor circuit while being hardly affected by external factors such as an environmental change.例文帳に追加

製品ごとあるいは半導体回路ごとの製造プロセスに影響されずに、また、環境変化等の外部要因に影響されにくく、入力信号に対して微少な遅延時間を高精度に設定することができる遅延回路を提供することにある。 - 特許庁

A system up to the air-fuel ratio sensor from a fuel injection valve is modeled by a primary delay element, and a parameter in the primary delay element is identified based on the input air-fuel ratio u(t) imparted to the air-fuel ratio sensor and the output air-fuel ratio y(t) outputted from the air-fuel ratio sensor.例文帳に追加

燃料噴射弁から空燃比センサまでの系を一次遅れ要素によりモデル化し、空燃比センサに与えられる入力空燃比ｕ（ｔ）と空燃比センサから出力される出力空燃比ｙ（ｔ）とに基づき一次遅れ要素におけるパラメータを同定する。 - 特許庁

This output buffer circuit delays an input signal IN by connecting in series delay circuits 11 to 14 with feedback which vary in delay time according to the load placed on an output terminal 2 on the basis of an output signal OUT obtained through a feedback path L1.例文帳に追加

フィードバック経路Ｌ１を介して得られる出力信号ＯＵＴの電位基づき、出力端子２にかかる負荷に応じて各々の遅延時間が変化するフィードバック付遅延回路１１〜１４は直列に接続されて入力信号ＩＮを遅延させる。 - 特許庁

The A/D conversion device includes a control function of changing the timing of latching the number of passing stages of delay units (and the number of times of circulations) according to the level of an analog input voltage, so that the timing of latching the number of passing stages of delay units (and the number of times of circulations) can be changed.例文帳に追加

アナログ入力電圧の大きさに応じて遅延ユニットの通過段数（および周回数）をラッチするタイミングを変更する制御機能を設け、遅延ユニットの通過段数（および周回数）をラッチするタイミングを変更できるようにする。 - 特許庁

The design method extracts a clock path of a topmost layer in a hierarchical design (S100), obtains clock branch points corresponding to hierarchical clock input terminals in pairs from each extracted clock path (S110), and obtains a delay by each clock input terminal in pairs (S120).例文帳に追加

階層設計において、階層トップのクロック経路を抽出し（Ｓ１００）、抽出した各クロック経路から階層クロック入力端子ペアに対応するクロック分岐ポイントを求め（Ｓ１１０）、遅延値をクロック入力端子ペアごとに求める（Ｓ１２０）。 - 特許庁