「input delay」に関連した英語例文の一覧と使い方(17ページ目) - Weblio英語例文検索

A variable delay circuit is provided with: a delay circuit block DLY_BK1 for delaying differential input signals through a plurality of stages of delay circuits DLY[1] to DLY[n]; and a duty ratio correction block DTCTL_BK1a for correcting a duty ratio through waveform addition and then outputting differential output signals.例文帳に追加

差動入力信号を複数段の遅延回路ＤＬＹ［１］〜ＤＬＹ［ｎ］によって遅延させる遅延回路ブロックＤＬＹ＿ＢＫ１と、ＤＬＹ［ｎ］からの出力を入力として、波形の加算によるデューティ比の補正を行った後に差動出力信号を出力するデューティ比補正ブロックＤＴＣＴＬ＿ＢＫ１ａを設ける。 - 特許庁

The comparator includes delay circuits in which a plurality of stages are respectively cascade-connected, and the reference signal and an object signal are input, a holding circuit for output of phase difference between the reference signal and the object signal by difference of delay times in respective stages, and a logic circuit for changing time difference and magnitude of each delay element based on its output results.例文帳に追加

各々複数段縦列接続され、基準信号および対象信号が入力される遅延回路と、各々の段の遅延時間の差により、基準信号と対象信号との位相差を出力する保持回路と、その出力結果を元に、遅延素子の時間差及び大小を変更する論理回路とを備えた。 - 特許庁

Additionally, the waveform signal is input into waveform selectors 14a-16a for other inks through delay circuits 17-19; the waveform signal is selected based on the printing data for each of the inks; and each of the waveform signals is output depending on delay time, set by the delay circuits 17-19, at each printing period.例文帳に追加

また、波形信号は、遅延回路１７〜１９をとおして他のインクの波形選択器１４ａ〜１６ａに入力され、それぞれのインクの印字データに基づいて波形信号が選択され、各印字周期において遅延回路１７〜１９で設定した遅延時間をもって各波形信号が出力される。 - 特許庁

To generate a highly precise timing library by suppressing a delay time from deviating beyond a delay table parameter even when there is delay calculation error in an area where the inclination of signal waveform, incapable of being obtained by a characteristic extraction using a non-linear waveform input, is minute.例文帳に追加

非線形波形入力による特性抽出では求めることができなかった信号波形の傾きが微小となる領域において、遅延計算誤差があっても遅延時間が遅延テーブルパラメータ外に逸脱することを抑制でき、結果として精度の高いタイミングライブラリを生成することを目的とする。 - 特許庁

Changing each delay additive amount of the first delay additive circuit 103 and the second delay additive circuit 104, and corresponding to AC timing specification, and for the input of the first logic circuit 101, propriety of the inspection is decided by whether the output of the second logic circuit 102 is a desired signal.例文帳に追加

そして、第１の遅延付加回路１０３および第２の遅延付加回路１０４のそれぞれの遅延付加量を変化させることで、ＡＣタイミング規格に対応させ、第１の論理回路１０１の入力に対して、第２の論理回路１０２の出力が所望の信号か否かによって検査の合否を判断する。 - 特許庁

By a delay (a'+b'+c'+d' or e') given to the feedback clock signal by an input buffer 112 and a DLL delay circuit 113 installed in a feedback path, a delay (a+b+c+d or e) given to a data strobe signal DSQ inputted to the memory control LSI 1 is compensated.例文帳に追加

引き戻し経路に配設された入力バッファ１１２およびＤＬＬ遅延回路１１３によって引き戻しクロック信号に与えられる遅延（ａ’＋ｂ’＋ｃ’＋ｄ’またはｅ’）により、メモリ制御ＬＳＩ１に入力されるデータストローブ信号ＤＱＳに与えられる遅延（ａ＋ｂ＋ｃ＋ｄまたはｅ）が補償される。 - 特許庁

To generate a clock signal without damaging noise immunity in a high-frequency region when this semiconductor integrated circuit is applied to a VCO in a PLL, by suppressing the change quantity of the delay in a differential voltage-controlled delay cell against the change quantity of the control voltage input to a bias circuit which supplies bias voltages to the differential voltage-controlled delay cell.例文帳に追加

差動型の電圧可変遅延セルにバイアス電圧を供給するバイアス回路に対する制御電圧入力の変化量に対する電圧可変遅延セルの遅延量の変化量を抑制することにより、PLL のVCO に適用した場合に高周波領域でノイズ耐性を損なわずにクロック信号を生成する。 - 特許庁

Both group delay deviation and amplitude deviation between the input and output terminals are kept within a prescribed deviation respectively at a specified band decided by a center frequency, and its surrounding frequencies and minimum value of the group delay time are selected so as to be the specified prescribed delay time or longer.例文帳に追加

入出力端子間の群遅延偏差と振幅偏差の両方が、中心周波数及びその周辺の規定帯域内において、それぞれ所定の一定偏差値内に同時に収まっているとともに、群遅延時間の最小値がある規定された一定遅延時間以上であるように構成する。 - 特許庁

To provide an input circuit which uses a small amplitude differential signal interface and does not prevent acceleration while leaving the center voltage of an input signal and the allowable fluctuation range of a power supply voltage wide to some extent by eliminating the difference between the rise delay and the fall delay of clock signals.例文帳に追加

小振幅差動信号インターフェースを用いた入力回路において、クロック信号の立上り遅延と立下り遅延の差異をなくし、入力信号の中心電圧や電源電圧の許容変動範囲をある程度広くしたまま高速化を阻害しない入力回路を提供することにある。 - 特許庁

To provide an amplification device which has a small device structure and can match delay time of a first signal route through which an input signal is inputted to an amplifier as it is with delay time of a second signal route through which an envelope signal branched from the input signal is applied to the amplifier as power supply voltage.例文帳に追加

小型な装置構成で、入力信号がそのまま増幅器に入力される第１信号経路の遅延時間と、入力信号から分岐したエンベロープ信号が電源電圧として増幅器に印加される第２信号経路の遅延時間とを一致させることができる増幅装置を得る。 - 特許庁

Even when the phase of the input signals of the correlator 11 is changed by ±1 chip from the phase detected in the synchronization part 13, since signals to be inversely spread originally are inputted to the adder 15 from the input side of the first delay device 14-1 or the output side of the first delay device 14-2, a correct correlation value is obtained.例文帳に追加

相関器11の入力信号の位相が同期部13で検出した位相に対して±１チップ変化したとしても、本来逆拡散すべき信号は、第１遅延器14-1の入力側または第１遅延器14-2の出力側から加算器15に入力されるので、正しい相関値を得ることができる。 - 特許庁

A control unit 160 switches the optical switch 150 to the non-output state until a prescribed delay time passes after input of the optical signal to the optical path r1, and switches the optical switch 150 to the output state at timing when the prescribed delay time passes after input of the optical signal to the optical path r1.例文帳に追加

制御部１６０は、光スイッチ１５０を、光信号が光経路ｒ１へ入力されてから所定の遅延時間が経過する時点までは非出力状態にし、光信号が光経路ｒ１へ入力されてから所定の遅延時間が経過する時点で出力状態に切り替える。 - 特許庁

A governor pressure PG is input to one end side of the orifice control valve 19 so as to open the oil path at low speed time and close the oil path at high speed time, and a throttle pressure PTH rising up with a prescribed time delay through a delay circuit 35 is input in the direction opposed to the governor pressure PG to the other end side of the orifice control valve 19.例文帳に追加

オリフィス制御弁１９の一端側に、低速時には油路を開き、高速時には油路を閉じるようガバナ圧Ｐ_G を入力し、オリフィス制御弁１９の他端側に、遅延回路３５を介して所定の時間遅れをもって立ち上がるスロットル圧Ｐ_THをガバナ圧Ｐ_G と対向方向に入力する。 - 特許庁

The digital signal delay device includes a selection circuit which inserts a zero signal after input digital signals of respective rankings to delay outputs of the digital signals and inserts a zero signal, in front of the input digital signals of respective rankings, to make the outputs of the digital signals delayed.例文帳に追加

各順位の入力デジタル信号の後に零信号挿入を行って該デジタル信号に遅延を生じさせずに出力すると共に、各順位の入力デジタル信号の前に零信号挿入を行って該デジタル信号に遅延を生じさせて出力するセレクト回路を具備するデジタル信号遅延装置。 - 特許庁

The voltage detection part 7 judges whether the input voltage value at a voltage detection position A exceeds a voltage threshold value 7a or not, and the delay circuit 8, after the input voltage value exceeds the voltage threshold value 7a and after an elapse of a rising delay time T1, transmits an approval signal 8a to the switching control unit 6.例文帳に追加

電圧検出部７は、電圧検出位置Ａの入力電圧値が電圧しきい値７ａを超えているか否かを判定し、ディレイ回路８は、入力電圧値が電圧しきい値７ａを超えた後、上昇ディレイ時間Ｔ１を経過後にスイッチング制御部６に許可信号８ａを発信する。 - 特許庁

The circuit has a first cumulative addition part for cumulatively adding input data, a delay part for delaying the input data, a second cumulative addition part for cumulatively adding output data delayed by the delay part and a subtracter for subtracting the output data of the second cumulative addition part from the output data of the first cumulative addition part.例文帳に追加

入力データを累積加算する第１累積加算部と、入力データを遅延させる遅延部と、遅延部で遅延された出力データを累積加算する第２累積加算部と、第１累積加算部の出力データから第２累積加算部の出力データを減算する減算器とを有することを特徴とする。 - 特許庁

The parameter calculation means has: a circuit for calculating the rise time of the input signal; a circuit for averaging the rise time calculated from each of a plurality of input signals; and a circuit for setting the average value to the amount of delay and calculating a digital filter coefficient from the mantissa part and the amount of delay.例文帳に追加

パラメータ算出手段は、入力信号の立ち上がり時間を計算する回路と、複数の入力信号の各々から計算した立ち上がり時間の平均値を取る回路とを有し、前記平均値を遅延量とするとともに、前記仮数部及び前記遅延量からデジタルフィルタ係数を算出する回路を有する。 - 特許庁

The signal delay apparatus includes a memory element and serially connected interpolation elements and is configured for the dynamic delay of a digital sampled input signal, the input signal is stored in a register, the next sampling position is then marked and stored in the memory, and the value in the register and the marked value are supplied to the interpolation elements.例文帳に追加

メモリ要素及び直列接続された補間要素を含むディジタルサンプリングされた入力信号の動的遅延のための信号遅延装置で構成し、入力信号をレジスタに格納した後次のサンプリング位置にマーキングを行いメモリに記憶させ、レジスタの値とメモリのマーキングされた値とで補間要素に供給される。 - 特許庁

This device is a semiconductor device of a SDRAM, a delay circuit 1 setting delay quantity of a control signal, input data, and output data is inserted in an input stage and an output stage of a memory circuit consisting of direct peripheral circuits and indirect peripheral circuits to reduce skew of the control signal, input data, and output data for a clock signal in accordance with shape of a package and word constitution.例文帳に追加

ＳＤＲＡＭの半導体装置であって、メモリアレイと、この直接周辺回路、間接周辺回路からなるメモリ回路の入力段、出力段に、パッケージ形状と語構成に応じて、クロック信号に対する制御信号、入力データ、出力データのスキューを低減するために、制御信号、入力データ、出力データの遅延量を設定する遅延回路１が挿入されている。 - 特許庁

A delay circuit is provided with an edge detection circuit 1004 to detect transition time of rising or falling of an input signal 1001 based on multiple clock signals having different phases; and an output signal generation part 1015 to reproduce and output a signal waveform of the input signal, after lapse of predetermined delay time from the transition time of the detected input signal, based on a clock signal corresponding to the transition time of the input signal.例文帳に追加

遅延回路は、入力信号１００１の立ち上がり又は立ち下がりの遷移時刻を、位相の異なる複数のクロック信号に基づいて検出するエッジ検出回路１００４と、入力信号の遷移時刻に対応するクロック信号に基づいて、検出された入力信号の遷移時刻から所定の遅延時間経過後に、入力信号の信号波形を再現して出力する出力信号生成部１０１５と、を備える。 - 特許庁

When a signal of logic level 1 reaches an external terminal 91 with a delay time, since a threshold of an input buffer circuit 22 is lower than that of an input buffer circuit 3, the input buffer circuit 22 provides an output of logic level 1 earlier to fix the output buffer circuit 1 to be a state of logic level 1.例文帳に追加

論理”１“の信号がディレータイムを有して外部端子９１に到達すると、入力バッファ回路２２は入力バッファ回路３よりもしきい値が低く設定されているため先に論理”１“を出力し、出力バッファ回路１を論理”１“の状態に固定する。 - 特許庁

A NOR gate 22 and an AND gate 23, to which a low level voltage VDDL of a first power supply voltage is applied, receive an input signal Vin from an input terminal 50 and an input signal Vin' delayed by a delay section 21 and provide outputs of gate voltages VG1 and VG2.例文帳に追加

入力端子５０からの入力信号Ｖinと遅延部２１で遅延させた入力信号Ｖin’を、第１の電源電圧の低電位電圧ＶＤＤＬが供給されるＮＯＲゲート２２とＡＮＤゲート２３に入力、各々出力をゲート電圧ＶＧ１とゲート電圧ＶＧ２とする。 - 特許庁

A difference signal between an input signal and a delay signal resulting from delaying the input signal by one bit or less of data is amplified by differential amplification circuits 2A, 2B, and 2C, and outputs of differential amplification circuits 2A, 2B, and 2C are input to hysteresis comparison circuits 3A, 3B, and 3C respectively and are compared with a threshold.例文帳に追加

入力信号と該入力信号をデータの１ビット以下だけ遅延した遅延信号との差信号を差動増幅回路２Ａ，２Ｂ，２Ｃで増幅し、該差動増幅回路２Ａ，２Ｂ，２Ｃの出力をそれぞれヒステリシス比較回路３Ａ，３Ｂ，３Ｃに入力し、しきい値と比較する。 - 特許庁

Delay time between a clock signal and a clock signal, with which this clock signal is delayed by a prescribed time, is sensed, input data are received within the time corresponding to the delayed time difference, and previous input data are latched until new input data are received.例文帳に追加

クロック信号及びこのクロック信号を所定の時間だけ遅延させたクロック信号間の遅延時間を感知して、前記遅延された時間差に該当する時間内に入力データを受信し、新しい入力データが受信されるまで以前の入力データをラッチする。 - 特許庁

When the start winning signal is input in a state where the number of holding is the upper limit value, when a symbol change signal is subsequently input, and also when a new start winning signal is input, a management device determines the start of an estimation period by citing the possibility of the performance of delay processing.例文帳に追加

管理装置は、保留数が上限値の状態で始動入賞信号が入力され、その後図柄変動信号が入力され、更に新たな始動入賞信号が入力された場合に、遅延処理が行われた可能性があるとして推定期間の開始を判定する。 - 特許庁

A reception delay amount measuring section 34 measures the time from when the specific SDH frame output from the measuring object 1 is input to a reception data processing section 32 till an arrival at an error detection section 33 as a reception delay amount.例文帳に追加

受信遅延量測定部３４は、測定対象１から出力された特定のＳＤＨフレームが受信データ処理部３２に入力されてからエラー検出部３３に到達するまでの時間を受信遅延量として測定する。 - 特許庁

The unsettlement of an output voltage is prevented even when an input voltage is low by setting the release delay time of a UVLO operating on a low voltage longer than the detection delay time of a UVLO operating on a high voltage.例文帳に追加

高い電圧で動作する側のＵＶＬＯ検出遅延時間よりも長い時間で、低い電圧で動作する側のＵＶＬＯ解除遅延時間を設けることにより、入力電圧が低い場合でも出力電圧が不安定になることを防ぐ。 - 特許庁

The wiring cells are constituted by a plurality of wiring patterns existing between the input/output terminals of the transistor cell and the basic cells, between the basic cells, and inside the third basic cells 60, and by changing the wiring cells, delay in the delay adjustment cell is adjusted.例文帳に追加

配線セルは、トランジスタセルの入出力端子と基本セルとの間、基本セル同士、及び第３基本セル６０の内部の複数種の配線パタンからなり、配線セルを変更することにより、遅延調整用セルの遅延調整をする。 - 特許庁

A delay section 102 delays video data received from an input section 101 in this live video image transmission system, an indexing section 103 extracts an index of a video image in this delay, and a multiplexer section 106 multiplexes the video data, the index and an ID of the video image and transmits the multiplexed data.例文帳に追加

入力部101 から入力された映像データを遅延部102 で遅らせ，その遅延の間にその映像のインデクスをインデクシング部103 によって抽出し，映像データ，インデクス，映像のＩＤを，多重化部106 で多重化して送信する。 - 特許庁

And, execution time of the delay analysis can be reduced by deleting the pair of the time and the slew in the group of the pairs of the time and the slew in the input or output of the each node which does not affect the delay analysis or does it to a small extent.例文帳に追加

また，各ノードの入力または出力における時刻スルー対の集合の中で，遅延解析に影響しない，または影響の小さい時刻スルー対を削除することで，遅延解析処理の実行時間の短縮を可能にする。 - 特許庁

One polarization component is inputted to a polarization synthesizing part 4b through an optical transmission line 31, and the other is subjected to the group delay time adjustment through an optical transmission line 32 and a delay time adjustment part 5 and then is input to the polarization synthesizing part 4b.例文帳に追加

偏波成分の一方は光伝送路３１を経て偏波合成部４ｂに入力され、偏波成分の他方は光伝送路３２、遅延時間調整部５を経て群遅延時間が調整された後に偏波合成部４ｂに入力される。 - 特許庁

The delay adjusting circuit 6 can arrange properly the delay time of the phase signal and the amplitude signal to amplify the phase signal by a second saturation amplifier 6b while adjusting the input level of the phase signal by a variable attenuator 6a.例文帳に追加

遅延調整回路６は、可変減衰器６ａが位相信号の入力レベルを調整しながら第２の飽和増幅器６ｂによって位相信号の増幅を行うため、位相信号と振幅信号との遅延時間を適正に揃えることができる。 - 特許庁

A delay time of a signal propagating a corresponding latch circuit from individual signal terminals become equal to a delay time of signals propagating individual latch circuits from the latch control terminal to which a latch control signal for performing the latch control is input.例文帳に追加

個々の信号端子から対応するラッチ回路に伝搬する信号の遅延時間、およびラッチ制御を行うラッチ制御信号が入力されるラッチ制御端子から個々のラッチ回路に伝搬する信号の遅延時間が、共に同等となる。 - 特許庁

A delay circuit 5 is connected between the input portion 2 and the first output portion 3, and the delay circuit 5 is provided with a series circuit composed of a resistor 6 and a capacitor 7, with the output portion 3 connected with the junction point between the resistor 6 and the capacitor 7.例文帳に追加

入力部２と第１の出力部３との間には遅延回路５が接続され、遅延回路５は抵抗６及びコンデンサ７の直列回路を備え、抵抗６とコンデンサ７との接続点に出力部３が接続されている。 - 特許庁

A circuit 2 for generating the modified clock signal from an input clock signal is provided by a delay line formed of digitally controlled delay line elements between DE1, DE2, DE3, DE4 which a state change propagates.例文帳に追加

入力クロック信号から変更されたクロック信号を発生するための回路２が遅延ラインによって設けられており、この遅延ラインは状態変化が伝わるＤＥ_1、ＤＥ_2、ＤＥ_3、ＤＥ_4間の、デジタル制御された遅延ライン要素によって形成されている。 - 特許庁

A reproducing signal to be supplied to an input terminal 20 is supplied to plural unit delay means 21-24 connected in series, and input and output end signals are supplied to weighting means 25-29, respectively.例文帳に追加

入力端子２０に供給される再生信号が、直列接続された複数の単位遅延手段２１〜２４に供給され、入力端及び出力端の信号がそれぞれ重み付け手段２５〜２９に供給される。 - 特許庁

Based on a signal from an input voltage detection circuit 14, if inputting of input power 2 to the switching power circuit 4 is detected, the FET 11 is inverted from the off to on, using a delay by a suitably preset time.例文帳に追加

入力電圧検出回路１４からの信号に基づいてスイッチング電源回路４に入力電源２が投入されたことを検出したならば、適宜に設定した時間だけ遅れてＦＥＴ１１をオフからオンに反転させる。 - 特許庁

A transmission timing generator used in a transmit data path includes a high-frequency clock generator such as a phase lock loop and a delay lock loop or the like equipped with an input for receiving an oscillator or a base clock input.例文帳に追加

送信データ経路において使用する送信タイミング発生器が、オシレータ又は基準クロック入力を受取るための入力を具備しているフェーズロックループ又は遅延ロックループ等の高周波数クロック発生器を包含している。 - 特許庁

To provide a semiconductor device in which an input terminal (bonding pad) can be adjusted to have a specified capacitance without needing a large area, increasing manufacturing process, and enlarging delay in an input signal.例文帳に追加

大きな面積を必要とせずに、製造工程を増加させることなく、さらに入力信号の遅延を大きくしないで、所定の容量値に入力端子（ボンディングパッド）を調整することができる半導体装置を提供する。 - 特許庁

The input optical signal 1 is branched into fractions to the number of m by an optical branching device 3, and the branched input optical signal 1 is inputted into each progressive wave type optical modulator 8 to the number of m by optical waveguides 4 to the number of m having different optical delay times.例文帳に追加

入力光信号１を光分岐器３にてｍ分岐し、分岐した入力光信号１を、光学的遅延時間の異なるｍ本の光導波路４にてｍ個の各進行波型光変調器８に入力する。 - 特許庁

The clock signal is counted by the counter 130 during the period from input of the input signal until output of the output signal from the measuring object circuit 110, to thereby measure the delay characteristic easily and accurately.例文帳に追加

入力信号が入力されてから測定対象回路１１０から出力信号が出力されるまでの間クロック信号をカウンタ１３０によって計数することにより、遅延特性を容易かつ正確に計測することができる。 - 特許庁

Thus, when an operator configures the setting for the new system to be verified in the same way as for the existing system, inconvenience such as an input error and a large input delay can be surely avoided.例文帳に追加

これによって、オペレータが既設システムに対する設定入力操作と同じ設定入力操作を検証対象となる新システムに対して行うに際し、入力ミスや大幅な入力遅れなどの不都合を確実に回避できる。 - 特許庁

A control code generator circuit 1 generates a control code for controlling the connection of input data for an optical switch to a desired output with a delay time required for switching the input data by the optical switch.例文帳に追加

光スイッチへの入力データを任意の出力に接続するための制御を行う制御コードを、制御コード生成回路１で生成すると共に、入力データを光スイッチで切替え制御するに必要な時間だけ遅らせる。 - 特許庁

In this case, the reference data precedent transmission means transmits the parallel data "data" input to the flip-flops 14_1, 14_2, 14_3, and 14_4 with a delay of the predetermined time after the reference data V input to the flip-flop 12.例文帳に追加

この場合、参照用データ先行伝送手段は、フリップフロップ１４_1 ，１４_2 ，１４_3 ，１４_4 に取り込まれる並列データ“ｄａｔａ”を、フリップフロップ１２に取り込まれる参照用データＶよりも所定時間遅延させて伝送する。 - 特許庁

In measuring, a predetermined voltage is applied to each of the input and output terminals of the delay elements of the n-th stage from an external measurement apparatus via the input terminal selecting circuit 102 and the output terminal selecting circuit 103.例文帳に追加

測定時には、ｎ段目の遅延要素の入力端子及び出力端子に、入力端子選択回路１０２及び出力端子選択回路１０３を介して外部測定装置からそれぞれ所定の電圧が印加される。 - 特許庁