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instruction processorの部分一致の例文一覧と使い方
該当件数 : 1314件
An information processor 2 exhibits the operation instruction of the equipment with a video showing the position of the equipment main body to be supported by a user in operating a movable part.例文帳に追加
情報処理装置2は、可動部を動作させるときに、利用者が支持する機器本体の位置を示した映像で、機器の操作説明を行う。 - 特許庁
To improve the performance of an N-bit data path while increasing the code density for an application in a data processor using multiple instruction sets.例文帳に追加
多数組の命令セットを使用するデータ処理装置において、アプリケーションに対するコード密度を増加させながら、Nビット・データ通路のパフォーマンスを高める。 - 特許庁
Instruction words that are successively generate in this way and should be performed according to the program are outputted to a processor to control a function unit.例文帳に追加
引続き、こうして生成されてプログラムにしたがって実行するべき命令語が、機能単位を制御するためにプロセッサに対して出力される。 - 特許庁
To provide a data processor capable of shortening a basic instruction length for improvement of code efficiency even if a great number of operable instructions are installed.例文帳に追加
実行可能な命令を多数実装しつつも、基本命令長を短くでき、コード効率を向上させることが可能なデータ処理装置を提供すること。 - 特許庁
To provide a data processor, capable of running a program formed of instructions of a plurality of different instruction system at high speed, and to provide a memory interface device for the running.例文帳に追加
複数個の異なる命令体系の命令からなるプログラムを高速に実行可能なデータ処理装置とそのためのメモリインターフェース装置を提供する。 - 特許庁
To create an object program executed by an information processor having a plurality of instruction execution means and a plurality of memories with more efficient arrangement.例文帳に追加
複数の命令実行手段と複数のメモリを有する情報処理装置により実行されるオブジェクトプログラムを、より効率的な配列で作成すること。 - 特許庁
Then, in the production cell 11 receiving a production instruction from the order reception processor 2, processing is performed for displaying information which indicates content of the change over.例文帳に追加
さらに、受注処理装置2から生産指示を受けた生産セル11では、段取り替えの内容を表す情報を表示する処理を実行する。 - 特許庁
To provide a method and a device for allocating function units in a multithread very long instruction word(VLIW) processor.例文帳に追加
本発明は、マルチスレッド超長命令語(VLIW)プロセッサにおいて機能単位を割り当てるための方法および装置を提案することを目的とする。 - 特許庁
Thus, it is possible to issue only the mechanical word instruction whose execution sequence is the earliest, and to improve the operation frequency of the whole data processor.例文帳に追加
これにより、実行順序が最も早い機械語命令のみを発行することができ、データ処理装置全体の動作周波数を向上させることができる。 - 特許庁
To provide a method and a device for allocating a functional unit in a multi-thread very long instruction word(VLIW) processor.例文帳に追加
本発明は、マルチスレッド超長命令語(VLIW)プロセッサにおいて機能単位を割り当てるための方法および装置を提案することを目的とする。 - 特許庁
A processor 1 for executing a pipeline by software includes an instruction issuing device 10 for issuing plural instructions to be executed by a previously determined sequence.例文帳に追加
ソフトウェアでパイプラインを実行するプロセッサ1は、実行される複数の命令を予め決められたシーケンスで発行する命令発行装置10を含む。 - 特許庁
The present invention is applied to an information processor for displaying information concerning the content recorded in response to the instruction of a user and to reproduce the content.例文帳に追加
本発明は、ユーザの指示に応じて記録されたコンテンツに関する情報を表示し、コンテンツを再生する処理を行う情報処理装置に適用できる。 - 特許庁
A CPU (information processor) 3 inputs a file designation of data, and an erase instruction of the data into an HDD controller (storage controller, storage control unit) 1.例文帳に追加
CPU(情報処理部)3は、データのファイル指定、及びデータの消去指示をHDDコントローラ(記憶制御装置、記憶制御部)1へ入力する。 - 特許庁
The instruction field coinciding with the speculative address to be generated during the first clock cycle is accessed and supplied to a processor during a second clock cycle.例文帳に追加
第2クロックサイクルの間、第1クロックサイクルの間に生じるスペキュラティブアドレスと一致するインストラクションフィールドは、アクセスされかつプロセッサに供給される。 - 特許庁
To provide a method and device for prohibiting fetch throttling when a processor encounters a branch instruction with low reliability in an information processing system.例文帳に追加
情報処理システムにおいてプロセッサが信頼性の低いブランチ命令に遭遇するときフェッチ・スロットリングを禁止するための方法および装置を提供すること。 - 特許庁
To provide a packet processor having high flexibility and high-speed processing performance that applies high-speed extract/write processing to a packet field by a software (instruction) program.例文帳に追加
ソフトウェア(命令)によるパケットフィールドの抽出・書き込み処理を高速化して、高い柔軟性と高速処理性能とを兼ね備えたパケットプロセッサを提供する。 - 特許庁
To dynamically update a process instruction to a digital document processor device by a simple method and to perform network communication by a digital document to be processed.例文帳に追加
デジタルドキュメントプロセッサデバイスに対するプロセス命令を、簡単な方法で動的に更新するとともに、処理されるデジタルドキュメントによりネットワーク通信する。 - 特許庁
A processor is provided with an execution pipe line and a cache memory having several held instruction words selected from a cache block and plural cache blocks.例文帳に追加
プロセッサは、実行パイプラインと、キャッシュブロックから選定されたいくつかに保持された命令ワードと共に複数のキャッシュブロックを含むキャッシュメモリとを有する。 - 特許庁
A technique for handling predicated code in the out-of-order processor includes detecting a predicate defining instruction associated with a predicated code region.例文帳に追加
アウト・オブ・オーダ・プロセッサにおいて述語付きコードを扱うための技術は、述語付きコード領域と関連した述語定義命令を検出することを含む。 - 特許庁
If there is an instruction to jump to a DVD layer (S110: Y), it read the parameters for the DVD layers stored in the memory and sets them in the processor (S111).例文帳に追加
DVD層へのジャンプ指令があると(S110:Y)、メモリからDVD層に対するパラメータ値を読み出し処理系に設定する(S111)。 - 特許庁
When an instruction for transmitting transmission data is received, a processor of the transmitter starts processing of transmitting the transmission data to a receiver using a communication IF.例文帳に追加
送信機のプロセッサは、送信用データを送信するための指示を受け付けると、通信IFを用いて、送信用データを受信機に送信する処理を開始する。 - 特許庁
To decrease the number of registers to be used concerning a processor capable of using a target register from the issue of an instruction to the write of the result in the register.例文帳に追加
命令が発行されて結果がレジスタに書き込まれるまでの間に、ターゲットレジスタの使用が可能なプロセッサにおいて、使用レジスタ数を減少させる。 - 特許庁
An arbitration circuit 3 of an active processor device 1 transmits a signal(GNTB) 16 for transferring the use right of a common bus 20 to an arbitration circuit 13 of a processor device 11 to be active in response to a switching instruction 4 of an operating processor device 1.例文帳に追加
運用プロセッサ装置1の切替え指示4に応答して、運用状態にあったプロセッサ装置1の調停回路3が、運用状態となるプロセッサ装置11の調停回路13に対して、共通バス20の使用権を明け渡す信号(GNTB)16を送出するようにする。 - 特許庁
In the processor which is not connected to the coprocessor, a process is set so that it operates only by the processor connected to the coprocessor with an exception generated when an instruction using the coprocessor is performed as a trigger, and the processor which is to be used for execution is switched in accordance with the loads of the respective processors after the coprocessor is used.例文帳に追加
コプロセッサと接続しないプロセッサで、コプロセッサを使用する命令を実行したときに発生する例外を契機に、コプロセッサと接続するプロセッサのみで動作するようにプロセスを設定し、コプロセッサを使用した後、各プロセッサの負荷に応じて、実行するプロセッサを切り替える。 - 特許庁
It also transmits specification information that specifies whether to use a screen based on screen information generated by the information processor or a screen generated by the image processor as a screen to be displayed by the image processor during execution of the function corresponding to the execution instruction.例文帳に追加
また、前記画像処理装置が前記実行指示に応じた機能を実行中に表示する画面として前記情報処理装置が生成した画面情報に基づく画面と前記画像処理装置が生成した画面のどちらを用いるかを特定するための指定情報を送信する。 - 特許庁
When an information processor 10 receives an electronic mail having contents for creating a report and an instruction for indicating creation of a report using the contents, a control part 11 extracts an instruction from the received electronic mail.例文帳に追加
情報処理装置10が報告書を作成するための内容と、該内容を用いて報告書を作成を指示する命令とを備える電子メールを受信すると、制御部11は、受信した電子メールから命令を抽出する。 - 特許庁
A processor system 100 includes processors 1 and 2 which are configured switchable in operation modes between a lock step mode in which these two processors execute the same instruction stream and a free step mode in which these two processors execute different instruction streams.例文帳に追加
プロセッサシステム100は、プロセッサ1及び2を有し、これら2つのプロセッサが同一の命令ストリームを実行するロックステップモードと異なる命令ストリームを実行するフリーステップモードとの間で動作モード切り替え可能に構成されている。 - 特許庁
To provide a data structure with consideration given to circumstances of each image formation device for image formation instruction data such as PDF data after RIP and the like and to provide an image processor creating/processing image formation instruction data with this data structure.例文帳に追加
画像形成装置ごとの事情に配慮したRIP済みPDF等の画像形成指示データのデータ構造、及び当該データ構造の画像形成指示データを生成し、又は処理する画像処理装置を提供する。 - 特許庁
A vector processor 1 has frequency storing memories corresponding in number to cycles from a Load instruction LW[8] to a Store instruction SW[8] in an executed program C, and sets unique addresses to storage areas.例文帳に追加
ベクトルプロセッサ1においては、実行されるプログラムCにおけるロード命令(LW[8])からストア命令(SW[8])までのサイクル数に相当する数の度数格納用メモリを用意し、それらの記憶領域に固有のアドレスを設定する。 - 特許庁
To efficiently execute prefetch by minimizing the problem of cache contamination or the like by inserting a prefetch instruction into an instruction stream based on execution time information in an arithmetic processor equipped with a cache memory.例文帳に追加
キャッシュメモリを備えた演算処理装置において、実行時情報に基づいてプリフェッチ命令を命令ストリーム中に挿入することにより、キャッシュ汚染等の問題を最小限に抑制しつつ効率的にプリフェッチを実行する。 - 特許庁
For example, in the in-order pipeline processor executing an instruction by pipeline processing, a skip controller 51 monitors whether or not an execution instruction that is a target of the processing needs processing in a third pipeline stage S3.例文帳に追加
たとえば、パイプライン処理によって命令を実行するインオーダなパイプラインプロセッサにおいて、処理の対象となる実行命令が、第3のパイプラインステージS3での処理を必要とするか否かをスキップコントローラ51により監視する。 - 特許庁
The trace controller, when a data processor for emulation (2) detects data access started by executing an instruction during trace control, implements control to store data by the data access in trace memory (5) with the instruction address.例文帳に追加
トレース制御部は、トレース制御中、エミュレーション用データプロセッサ(2)が命令を実行することによって起動されたデータアクセスを検出したとき、命令のアドレスと共に前記データアクセスによるデータをトレースメモリ(5)に格納するように制御する。 - 特許庁
The information processor further starts to execute the firmware of the hypervisor 1b according to the rewriting of the designation information 3 in the step S4, and issues a release instruction for releasing the inhibition instruction from the hypervisor 1b in a step S5.例文帳に追加
情報処理装置は、ステップS4でさらに、指定情報3の書き換えにしたがってハイパーバイザ1bのファームウェアの実行を開始し、ステップS5で、ハイパーバイザ1bから、抑止命令を解除する解除命令を発行する。 - 特許庁
An instruction stuffing process issues a debugging process control resume command during a predetermined execution stage on the predetermined thread, and instructs the core processor to execute the stuffing instruction during the debugging process.例文帳に追加
命令スタッフィングプロセスは、前記予め決められたスレッド上における予め決められた実行ステージ中にデバッギングプロセス制御再開コマンドを発行し、前記デバッギングプロセス中に前記スタッフ命令を実行するようにコアプロセッサに指示する。 - 特許庁
The movement instruction or character selection/decision instruction of a cursor 18 on a character pallet 17 of the monitor of an information processor 16 is assigned to the respective detection patterns of the RFID 11 and 12 of the right and left legs from the antennas 13 and 14.例文帳に追加
アンテナ13、14による左右の足のRFID11、12の各検出パターンに対して、情報処理装置16のモニタの文字パレット17上のカーソル18の移動指示や、文字選択確定指示などを割り当てる。 - 特許庁
That is, the processor core is provided with an extended instruction for controlling the extended arithmetic unit, a control means for executing the extended instruction, and an interface means for controlling the extended arithmetic unit and transferring the data.例文帳に追加
すなわち、プロセッサコアは、拡張演算ユニットを制御するための拡張命令を備え、さらに拡張命令を実行するための制御手段と、拡張演算ユニットを制御しデータを転送するインターフェース手段とを内蔵した。 - 特許庁
In the overflow evading device for the data driven type processor, a delay instruction token is inserted before the instruction right before an overflow occurs in a flow graph by, for example, a program developing tool provided in a program storage part 11.例文帳に追加
このデータ駆動型プロセッサのオーバーフロー回避装置では、例えば、プログラム記憶部11に設けられたプログラム開発ツールによって、フローグラフにおいてオーバーフローが生じる直前の命令の前に遅延命令トークンを挿入する。 - 特許庁
A vector instruction execution detection part 109 implemented as hardware in the processor 1 detects whether a vector instruction is processed or not, and according to the detection result, the execution of interrupt handling is controlled.例文帳に追加
また、プロセッサ1内部にハードウェアとして実装されるベクトル命令実行検出部109によって、ベクトル命令の処理が行われているか否かを検出し、その検出結果に基づいて割り込み処理の実行を制御する。 - 特許庁
When a print instruction is received from the external processor at this state (a step ST3), print of data transmitted with the print instruction is immediately executed by the image recording part 10 (a step ST4) since the image recording part 10 is at the standby state.例文帳に追加
この状態で、外部処理装置からプリント指令を受けると(ステップST3)、画像記録部10はスタンバイ状態にあるので、画像記録部10でプリント指令とともに送られて来たデータを、直ちにプリント実行する(ステップST4)。 - 特許庁
A bar code reader 4 provided in the information processor 1 reads bar codes 9 printed in an input instruction 7 using the input instruction 7 in which an input command 8 to the information processor 1 is printed as the bar codes and processes the information based on the command of the input command 8.例文帳に追加
情報処理装置1への入力コマンド8がバーコード9として印刷された入力指示書7を用い、情報処理装置1に備えられたバーコードリーダ4によって入力指示書7に印刷されたバーコード9を入力コマンド8として読み取って、入力コマンド8の指示に基づいて該当する情報処理を行う。 - 特許庁
A conditional branching discrimination part 1 for judging that an instruction read from an external memory or a cache memory is a conditional branching instruction for program debugging is provided inside this data processor, and in the case that the decided result is the conditional branching instruction, a conditional branching instruction detection result signal for generating a cache memory error is reported to the built-in cache memory 3.例文帳に追加
データ処理装置内にプログラムデバッグ用として、外部メモリまたはキャッシュメモリから読み込まれた命令が条件分岐命令であることを判定する条件分岐判別部1を持たせ、その判定結果が条件分岐命令であった場合には、内蔵しているキャッシュメモリ3に対してキャッシュメモリミスを発生させるための条件分岐命令検出結果信号を通知する。 - 特許庁
This processor has an instruction expanding means 14 which expands a compression instruction included in an execution program 110 and returns it to an original expansion instruction string before decoding the program 110 and a reconfiguring means 9 which reconfigures the means 14 on the basis of a compression and expansion correspondence table 7 so that a defined compression instruction can be expanded by the means 14.例文帳に追加
実行プログラム110がデコードされる前に、実行プログラム110に含まれる圧縮命令を伸長して元の伸長命令列に戻す命令伸長手段14と、定義された圧縮命令が命令伸長手段14により伸長されるように、圧縮伸長対応表7に基づいて命令伸長手段14を再構成する再構成手段9と、を有する。 - 特許庁
This method is provided with a first step 8 for starting the operating system of a monoprocessor in the first processor 2, and a second step 9 for instructing at least the other processor 3 of the system, namely, so-called application processor to execute one or plural instruction sequences 17, 18 and 19 under the control of the first processor.例文帳に追加
この方法は、モノプロセッサのオペレーティングシステムを第一プロセッサ2でスタートさせる第一ステップ8と、第一のプロセッサ1が、装置の少なくとも一つの他のプロセッサ3、いわゆるアプリケーションプロセッサに対し、前記第一プロセッサの制御下で一つまたは複数の命令シーケンス17、18、19を実行するように命令する第二ステップ9とを含む。 - 特許庁
The integrated circuit element includes a processor core executing an instruction, an interconnect interface coupled to the processor core and supporting a communication between the processor core and a system interconnect external to the integrated circuit and, at least, a part of an external communication adapter coupled to the processor core and supporting input/output communication via an input/output communication link.例文帳に追加
集積回路要素は、命令を実行するプロセッサ・コアと、プロセッサ・コアに結合され、プロセッサ・コアと集積回路の外部のシステム相互接続の間での通信をサポートする相互接続インターフェースと、プロセッサ・コアに結合され、入出力通信リンクを介して入出力通信をサポートする外部通信アダプタの少なくとも一部分を含む。 - 特許庁
The asynchronous microprocessor is provided with a wait instruction, migrates to a wait state status being a state for stopping processing in a processor when the wait instruction is executed, leaves the wait state status when a wait state leaving request signal is received, and continuously executes an instruction indicated by a program counter first.例文帳に追加
ウエイト命令を備え、該ウエイト命令を実行すると、プロセッサ内の処理を停止させる状態であるウエイトステート状態に移行し、ウエイトステート離脱要求信号を受信すると、ウエイトステート状態から離脱し、プログラムカウンタが指し示す命令から引き続き実行を行うことを特徴とする非同期マイクロプロセッサ。 - 特許庁
In response to an instance generation instruction command from a command executing means, an information processor generates an instance, and records the description position where the instance generation instruction command used for the generation of the instance is described in an application program and access frequency to the instance generated in response to the instance generation instruction command by associating them with each other.例文帳に追加
命令実行手段からインスタンス生成指示命令を受け、インスタンスを生成し、そのインスタンスの生成に用いられたインスタンス生成指示命令がアプリケーションプログラムにおいて記述されている記述位置をと、そのインスタンス生成指示命令によって生成されたインスタンスへのアクセス回数とを対応付けて記録する。 - 特許庁
This processor is provided with an instruction memory 1, a fetch unit 2, a decode unit 3, a rename control unit(RCU) 4 for executing a rename instruction to be described later, a rename control register(RCR) 5, a register file 6 for storing a correspondence relation of a physical address and a logical address and an arithmetic processing unit(ALUs) 7 for executing a decoded instruction.例文帳に追加
プロセッサは、命令メモリ1と、フェッチ・ユニット2と、デコード・ユニット3と、後述するリネーム命令を実行するリネーム制御ユニット(RCU)4と、リネーム制御レジスタ(RCR)5と、物理アドレスと論理アドレスとの対応関係を記憶するレジスタファイル6と、デコードした命令を実行する演算処理ユニット(ALUs)7とを備えている。 - 特許庁
The processor 200 is placed in debug mode when the program is downloaded and switched back to normal mode after the downloading; and the processor is initialized with the cold reset instruction of an IPL program and then reads the program out of the RAM and executes it.例文帳に追加
ダウンロード処理の際に、処理装置200がデバッグモードに設定され、ダウンロード処理後ノーマルモードに切り換え、IPLプログラムのコールドリセット命令に従って初期化処理を行ったあと、RAMからプログラムを読み出し実行する。 - 特許庁
The image forming apparatus 1 is configured to, when the instruction contents given by the own apparatus are not coincident with the contents returned from the original processor 2 or the paper post-processor 3, perform emergency processing to, for example, immediately stop the operation.例文帳に追加
画像形成装置1は、自らが指令した内容と、原稿処理装置2あるいは用紙後処理装置3から返信された内容とが一致しない場合は、ただちに動作を停止する等の緊急の処理を行う。 - 特許庁
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