「memory cycle」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

Thus, the corrected data is written back in the memory cell MC during a reading cycle.例文帳に追加

このため、読み出しサイクル中に、誤りを訂正したデータをメモリセルＭＣに書き戻すことができる。 - 特許庁

As a result, the access cycle time of the semiconductor memory having the error correcting function can be reduced.例文帳に追加

この結果、エラー訂正機能を有する半導体メモリのアクセスサイクル時間を短縮できる。 - 特許庁

To shorten an access cycle time in a semiconductor memory performing automatic refresh operation.例文帳に追加

リフレッシュ動作を自動的に実行する半導体メモリにおいて、アクセスサイクル時間を短縮する。 - 特許庁

A three-dimension image in each time phase of operation cycle prior performing treatment is captured and stored in the memory.例文帳に追加

治療に先立って周期動における各時相の三次元画像を撮像し、記憶しておく。 - 特許庁

To reliably maintain data in a dynamic memory cell without depending on a generation cycle of a refresh request signal.例文帳に追加

リフレッシュ要求信号の生成周期によらずダイナミックメモリセル内のデータを確実に保持する。 - 特許庁

An I/O memory control circuit 4 recognizes an I/O cycle or not, based on a signal from a CPU 1, and at the time of recognizing the I/O memory, generates three write timing in an I/O log storing memory 7 during the I/O cycle.例文帳に追加

Ｉ／Ｏ・メモリ制御回路４はＣＰＵ１からの信号を基にＩ／Ｏサイクルか否かを認識し、Ｉ／Ｏサイクルであることを認識するとそのサイクル中にＩ／Ｏログ格納メモリ７に対して３回の書込みタイミングを生成する。 - 特許庁

The semiconductor memory has a burst read-out function for outputting successively data stored in continuous memory regions of a memory cell array provided in synchronization with an input clock and is provided with a cycle count part 51 and a cycle control part 52.例文帳に追加

半導体メモリは、入力されるクロックに同期して備えられたメモリセルアレイの連続するメモリ領域に記憶されているデータを順次出力するバースト読み出し機能を有し、サイクルカウント部５１とサイクル制御部５２とを具備する。 - 特許庁

Controlling to read out data from a memory 4 synchronizing with the rise of a double cycle clock circuit 5 by controlling clock enable signal of the memory 4, shares the data bus between the memory 4 and the double cycle clock circuit.例文帳に追加

メモリ４のクロックイネーブル信号の制御により２倍周期クロックの回路５の立上がりに同期させてメモリ４からデータを読み出すように制御することで、メモリ４のデータバスと２倍周期クロックの回路のデータバスとを共用化する。 - 特許庁

A writing address as to the memory area 100 and a writing address as to the memory 200 are generated alternately while synchronized with a writing cycle of the radar image processing display memory.例文帳に追加

記憶エリア１００についての書込用アドレスと記憶エリア２００についての書込用アドレスはレーダ映像処理表示メモリのライトサイクルに同期して交互に発生させる。 - 特許庁

To provide a semiconductor memory device provided with a plurality of ports, which reduces a clock cycle required for data transfer between a common memory cell array and an exclusive memory cell array.例文帳に追加

共有メモリセルアレイと専用メモリセルアレイとの間のデータ転送に要するクロックサイクルを削減することのできる複数のポートを備える半導体記憶装置を提供する。 - 特許庁

In a step S3, the progressive image of 72Hz outputted from the memory memory is replaced with a black frame in the cycle of 3/72sec.例文帳に追加

ステップＳ３において、フレームメモリから出力された７２Ｈｚのプログレッシブ画像が、３／７２秒周期で黒フレームに置換される。 - 特許庁

To improve access cycle time of a dynamic random access memory (DRAM) system having a plurality of memory cells constituted of rows and columns.例文帳に追加

ロウおよびカラムに編成された複数のメモリ・セルを有するダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）システムのアクセス・サイクル・タイムを向上させる。 - 特許庁

The memory interface is capable of reading/storing a subsequence of data items from a sequence of consecutive data items within a single memory access cycle.例文帳に追加

このメモリインターフェースは、連続するデータアイテムのシーケンス内のデータアイテムのサブシーケンスを１回のメモリアクセス周期で読み出し／格納できる。 - 特許庁

To improve operation performance of a semiconductor memory and a memory built-in LSI using word decoder being superior for access performance and cycle performance.例文帳に追加

アクセス性能やサイクル性能に優れたワードデコーダを用いて、半導体メモリやメモリ内蔵ＬＳＩの動作性能の向上を図る。 - 特許庁

The cycle of this clock signal is set according to the information storing and holding time of the memory cell of a memory array 1 during the nonoperation.例文帳に追加

このクロック信号の周期は、非動作時におけるメモリアレイ１のメモリセルの情報記憶保持時間に応じて設定されている。 - 特許庁

For example, when the clock cycle becomes longer, by increasing the number of dynamic memory cells to be refreshed per refresh request signal, it is possible to reliably maintain data in the dynamic memory cell without depending on the clock cycle.例文帳に追加

例えば、クロック周期が長くなったときに、リフレッシュ要求信号毎にリフレッシュするダイナミックメモリセルの数を増加させることで、クロック周期に依存せずダイナミックメモリセル内のデータを確実に保持できる。 - 特許庁

To prevent unnecessary stress from being applied to a memory cell in a previously verify-passed chip in a program/program-verify cycle, and a erase/erase-verify cycle in a simultaneous test of plural chips of a non-volatile semiconductor memory.例文帳に追加

不揮発性記憶装置の複数チップにおける同時検査においてプログラム／プログラムベリファイサイクル、イレーズ／イレーズベリファイサイクルで先にベリファイパスしたチップ内のメモリセルに不要なストレスを加えないようにする。 - 特許庁

To dispense with dedicated data buses for downsizing of a memory control circuit and reduce manufacturing cost, in a method for controlling memory in a system in which mixing memory consisting of SDRAM or S mask ROM and a circuit, the clock cycle of which is double when the clock cycle of the control circuit of the memory is set as 1.例文帳に追加

ＳＤＲＡＭ又はＳマスクＲＯＭからなるメモリと、このメモリの制御回路のクロック周期を１とした場合にクロック周期が２倍となる回路とが混在するシステムにおけるメモリ制御方法において、専用のデータバスをなくし、メモリ制御回路の小形化、低コスト化を図る。 - 特許庁

An encoder 21, a printing timing controlling unit 22, a cycle timer 23, a plurality of cycle time memory parts 24-26, and a printing timing pulse generating part 27 are provided.例文帳に追加

エンコーダ２１、印刷タイミング制御部２２、周期タイマ２３、複数の周期時間記憶部２４〜２６および印刷タイミングパルス発生部２７を備える。 - 特許庁

Simultaneously, a breathing guiding part 108c guides breathing in a target cycle stored in a target cycle storage memory 106 to the driver.例文帳に追加

同時に呼吸誘導部１０８ｃは、運転者に対して目標周期記憶メモリ１０６に記憶されている目標周期で呼吸誘導を行う。 - 特許庁

The data in the second data bus is subjected to the shift-mask in a half-clock cycle by the shift-mask circuit 3, and written in the register or the memory 4 with a half-clock cycle.例文帳に追加

第２のデータバスのデータを、前記シフト・マスク回路３で半クロックサイクルでシフト・マスク処理して、前記レジスタ又はメモリ４に半クロックサイクルで書き込む。 - 特許庁

The memory area to be refreshed without lowering the execution efficiency of the access cycle can be changed since insertion of an excessive operation cycle is unnecessary.例文帳に追加

余分な動作サイクルを挿入する必要がないため、アクセスサイクルの実行効率を低下させることなくリフレッシュするメモリ領域を変更できる。 - 特許庁

A cache control unit 2, according to the status of access from a CPU 80 to a cache memory 50, switches between a two-cycle access mode and a one-cycle access mode.例文帳に追加

キャッシュ制御部２は、ＣＰＵ８０からキャッシュメモリ５０へのアクセスの状況に応じて、２サイクルアクセスモードと１サイクルアクセスモードとを切り替える。 - 特許庁

To provide a method and a device for managing an in-place memory for an FFT operation, in which all two data points need only one memory read cycle.例文帳に追加

全ての2つのデータポイントが1つのメモリ読出しサイクルのみを必要とするFFT演算のインプレースメモリ管理の方法及び装置を提供する。 - 特許庁

A communication system allows an existing device bus interface to communicate during a high-speed read / write cycle of memory accumulated into the memory stick.例文帳に追加

通信システムは、既存の装置バスインターフェイスが、メモリスティック内に集積されたメモリの高速読み取り／書き込みサイクル間に通信するのを許す。 - 特許庁

To provide a packet buffer that allows a high-speed process cycle and a high memory use efficiency compatible by the use of a relatively low- priced memory device.例文帳に追加

比較的低価格のメモリ素子を用いて、高速な処理サイクルと高いメモリ使用効率とを両立可能なパケットバッファを提供する。 - 特許庁

Furthermore, in this case, the video signals to the memory 24 are written in a cycle of 1 field.例文帳に追加

さらにこの場合に、メモリ２４への映像信号の書込みを、１フィールド周期で行うようにした。 - 特許庁

To provide a test system for an address multiplexer memory with a serial access function in which an input cycle is simplified.例文帳に追加

入力サイクルが簡素化されるシリアルアクセス機能付きアドレスマルチプレクサメモリのテスト方式を提供する。 - 特許庁

The control microcomputer 5 has a memory which stores data for one cycle of mechanical noise.例文帳に追加

制御マイコン５には、機械的ノイズの１周期分のデータを格納するためのメモリが設けられている。 - 特許庁

To decrease the cycle time of a memory by shortening time required for amplifying operation in a sense amplifier.例文帳に追加

センスアンプでの増幅動作にかかる時間を短縮し、メモリのサイクルタイムをより高速化できるようにする。 - 特許庁

MEMORY DEVICE WHICH PERFORMS STABLE SELF-REFRESH OPERATION, AND CONTROL SIGNAL GENERATING METHOD OF SELF REFRESH CYCLE例文帳に追加

安定したセルフリフレッシュ動作を行うメモリ装置及びセルフリフレッシュ周期の制御信号生成方法 - 特許庁

To constitute a refresh cycle as advantageously as possible regarding a required energy demand in a semiconductor memory.例文帳に追加

半導体メモリ装置で、所要のエネルギ需要に関してリフレッシュサイクルをできる限り有利に構成すること。 - 特許庁

When the cycle advances as compared to the execution block Bk (S304: Yes), a memory model is accessed (S305).例文帳に追加

実行ブロックＢｋよりサイクルが進んでいる場合（Ｓ３０４：Ｙｅｓ）、メモリモデルにアクセスする（Ｓ３０５）。 - 特許庁

The instruction decoder decodes a very long instruction fetched from the use memory banks to be used in the next cycle.例文帳に追加

命令デコータは、次サイクルで使われる使用メモリバンクからフェッチされる超長命令をデコードする。 - 特許庁

The reverberation sound calculating part 4a reflects the sound signal from the microphone 1 which is detected this time to memory data one cycle before of the cycle of a reverberation sound by a set amount to make them the memory data of this time and outputs the memory data of one cycle before to a generation sound characteristic adjusting part 4b as a reverberation output signal.例文帳に追加

反響音演算部４ａでは、反響音の周期１周期前のメモリデータに今回検出したマイク１からの音信号を設定量反映させ今回のメモリデータとするとともに、１周期前のメモリデータを今回の反響出力信号として発生音特性調整部４ｂに出力する。 - 特許庁

Further, refreshment operation is performed in an one side of internal operation cycle IOC2 in an external operation cycle EOC, as the other side of the internal operation cycle IOC1 is utilized for operation responding to a command from the memory controller, the memory controller can supply a command such as read-out, write-in, and the like without considering refreshment timing of the memory circuit.例文帳に追加

更に、リフレッシュ動作は、外部動作サイクルEOC内の一方の内部動作サイクルIOC2で行われ、他方の内部動作サイクルIOC1はメモリコントローラからのコマンドに応答する動作に利用されるので、メモリコントローラは、メモリ回路のリフレッシュタイミングを考慮することなく、読み出しや書き込み等のコマンドを供給することができる。 - 特許庁

The dynamic memory is required to perform a refresh operation in a fixed cycle even at the time of the power down mode.例文帳に追加

ダイナミックメモリは、パワーダウンモード時においても一定の周期でリフレッシュ動作を行う必要がある。 - 特許庁

The memory circuit 4 delays the reading operation by one cycle of the clock signal to prevent the breakage of writing data.例文帳に追加

メモリ回路４は読出動作をクロック信号の１サイクルだけ遅らせて書込データの破壊を防ぐ。 - 特許庁

According to the method, the memory access of the processor 120 to the memory 140 of the processor 110 is limited to one cycle, and memory sharing is realized in a fixed waiting time regardless of the difference of memory access speed.例文帳に追加

この方法によれば、第１プロセッサ１１０のメモリ１４０に対する、第２プロセッサ１２０のメモリアクセスは１サイクルに限定され、メモリアクセス速度の差に無関係に一定の待ち時間でメモリ共有が実現される。 - 特許庁

A CPU 1 uses a first memory 21 to execute a first thread in each prescribed cycle T1, and on the other hand, uses a second memory 22 to execute a second thread 12, taking priority over the first thread 11 in each prescribed second cycle T2 shorter than the first cycle.例文帳に追加

ＣＰＵ１は、第１メモリ２１を使用して、所定の第１周期Ｔ１ごとに第１スレッドを実行し、一方、第２メモリ２２を使用して、第１周期より短い所定の第２周期Ｔ２ごとに、第１スレッド１１に優先して、第２スレッド１２を実行する。 - 特許庁

The semiconductor memory device includes a first refresh cycle changing means 141 for changing the refresh cycle according to an auto-refresh mode without affecting the refresh cycle according to a self-refresh mode and a second refresh cycle changing means 142 for changing the refresh cycle according to the self-refresh mode without affecting the refresh cycle according to the auto-refresh mode.例文帳に追加

セルフリフレッシュモードによるリフレッシュ周期に影響を与えることなく、オートリフレッシュモードによるリフレッシュ周期を変更する第１のリフレッシュ周期変更手段１４１と、オートリフレッシュモードによるリフレッシュ周期に影響を与えることなく、セルフリフレッシュモードによるリフレッシュ周期を変更する第２のリフレッシュ周期変更手段１４２を備える。 - 特許庁

When the rotation cycle is computed by the rotation cycle operator part 43, this controls the rotation of the rotor, on the basis of the computed rotation cycle and at least one rotation cycle computed before the computation and stored in the memory 45.例文帳に追加

そして、回転周期演算部４３により回転周期が算出されると、その算出された回転周期と、その算出時よりも過去に算出されて記憶部４５に記憶された少なくとも一つの回転周期とに基づいて回転子の回転を制御する。 - 特許庁

A rotation cycle operator part 43 computes the rotation cycle of a rotor 1a, on the basis of the zero cross point detected by the position detecting circuit 42, and the computed rotation cycle is stored in a memory 45.例文帳に追加

回転周期演算部４３は位置検出回路４２により検出されたゼロクロス点に基づいて、回転子１ａの回転周期を算出し、算出された回転周期は記憶部４５に記憶される。 - 特許庁

In every cycle, occurrence of a memory access penalty is checked (S101), and only if there is no memory access penalty, a CPU model is executed (S202).例文帳に追加

１サイクル毎に、メモリアクセスペナルティの発生の有無を確認し（Ｓ１０１）、メモリアクセスペナルティが発生していない場合のみ、ＣＰＵモデルを実行する（Ｓ２０２）。 - 特許庁

The measuring instrument, which can arbitrarily set the storing cycle of the measuring data, provides a first memory with a high writing speed and a second memory with a writing speed lower than the first memory as a measuring data storing means, and stores the measuring data to the first memory or the second memory corresponding to the set storing cycle.例文帳に追加

測定データの格納周期が任意に設定できる測定器であって、測定データ格納手段として書込み速度が高速な第１のメモリと書込み速度が第１のメモリよりも低速な第２のメモリとを設け、設定された格納周期に応じて測定データを第１のメモリまたは第２のメモリに格納することを特徴とするもの。 - 特許庁