「memory cycle」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

One cycle of write access and read access for image data is performed for the image memory area with a plurality of pixels in a horizontal direction as a unit.例文帳に追加

画像メモリ領域に対して、水平方向の複数画素単位で、画像データの書き込みアクセスおよび読み出しアクセスの１サイクルを行なう。 - 特許庁

To provide a semiconductor storage device which can perform precharge of a bit line at high speed and shorten cycle time of access operation of a memory cell.例文帳に追加

ビット線のプリチャージを高速に行い、メモリセルのアクセス動作のサイクル時間を短縮することができる半導体記憶装置を提供する。 - 特許庁

A host control interface (HCI) 18 provides a periodic memory refresh cycle to a mass storage to prevent cells from being fixed in a state.例文帳に追加

ホスト制御インターフェイス（ＨＣＩ）は、大容量ストレージに周期的なメモリ・リフレッシュ・サイクルを提供し、セルの状態が固定化されるのを防止する。 - 特許庁

When a host controller 100 instructs execution of the memory cycle of the SRAM 320 to a memory controller 200, an SRAM controller 203 in the memory controller 200 outputs a memory control command for the SRAM 320 to an SRAM control line 504, and outputs address data through a shared address/data bus 503.例文帳に追加

メモリコントローラ２００において、ホストコントローラ１００がＳＲＡＭ３２０のメモリサイクルの実施をメモリコントローラ２００に指示すると、ＳＲＡＭコントローラ２０３は、ＳＲＡＭ３２０に対するメモリ制御コマンドをＳＲＡＭ制御線５０４に出力し、アドレスデータを共通アドレス／データバス５０３にて出力する。 - 特許庁

This integrated circuit is provided with the plurality of blocks including the input block, the output block, and the signal processing block; and a front side memory for writing and a back side memory for reading as a plurality of communication memories corresponding to a plurality of transmission paths among the blocks, wherein the front side memory and the back side memory are switched in each sampling cycle.例文帳に追加

入力ブロック、出力ブロック、信号処理ブロックを含む複数のブロックと、ブロック間の複数の伝送経路に対応した複数の通信メモリで書き込み用の表側メモリと読み出し用の裏側メモリとを有し、サンプリング周期毎に表側メモリと裏側メモリとが入れ替わるものとを含むようにする。 - 特許庁

During the following bus write cycle, while the flash memory device containing the corresponding defective page is normally idle, the idle time period is used for copying the corresponding stored part of the information data from the non-flash memory to a non-defective page of the flash memory device.例文帳に追加

以降のバスライトサイクル中、当該欠陥ページを含むフラッシュメモリデバイスが通常のアイドル状態にある間、当該アイドル期間は、非フラッシュメモリから当該フラッシュメモリデバイスの非欠陥ページに情報データの対応する格納されている部分をコピーするのに利用される。 - 特許庁

A variance amplitude/phase detection part 806 detects the amplitude and phase of a belt periodic component from the variance component in one cycle of the belt which is stored in the memory.例文帳に追加

メモリに記憶されたベルト１周期分の変動成分から変動振幅・位相検出部８０６で、ベルト周期成分の振幅と位相とを検出する。 - 特許庁

To provide a synchronous memory access adjustment circuit and an adjustment method thereof capable of achieving stable access even for a delay of a clock cycle or more with a simple configuration.例文帳に追加

簡略な構造で、クロック周期以上の遅延に対しても安定したアクセスを実現する同期メモリアクセス調整回路及び調整方法を提供する。 - 特許庁

Valid data can be obtained approximately for the middle bus time and cycle time in the conventional case of repeatedly reading the memory.例文帳に追加

この一連の処理をメモリの内部で行うことによって、従来のメモリを繰り返しリードする際のバス時間とサイクルタイムの中間程度で有効なデータが得られる。 - 特許庁

To enhance reduction of power consumption by extending a refresh cycle of a volatile memory as mush as possible in a video recording apparatus including a plurality of volatile memories.例文帳に追加

複数の揮発性メモリを備えた録画機器において、揮発性メモリのリフレッシュサイクルをできるだけ長くし、消費電力を低減できるようにする。 - 特許庁

Plural patterns P0, Pi having different lifting time Tu and lowering time Td of the ring rail for each cycle are stored in a work memory as a data base.例文帳に追加

リングレールの１回の上昇時間Ｔｕ及び下降時間Ｔｄの異なる複数のパターンＰ0 ，Ｐｉがデータベースとして作業用メモリに記憶されている。 - 特許庁

The decoding signal circuit generates a dual operation decoding signal, thereby enabling a memory device to perform a read operation and a write operation in one clock cycle.例文帳に追加

デコード信号回路は、デュアル動作デコード信号を生成し、これにより、メモリデバイスは、１つのクロックサイクルで読出動作及び書込動作を行うことができる。 - 特許庁

To enable screening of a defective memory cell by a die sort test by shortening a RAS restore time of a random cycle time at a normal mode more than that at a test mode.例文帳に追加

テストモード時にランダムサイクルタイムのRASリストア時間を通常モード時よりも短縮してダイソートテストによる不良メモリセルをスクリーニングできるようにする。 - 特許庁

The waveform of a cylinder pressure (a motoring pressure) Pm equivalent to one cycle during cut of fuel injection is detected by a cylinder pressure sensor and stored at a memory.例文帳に追加

燃料噴射カット時の１サイクル分の筒内圧力（モータリング圧力）Ｐｍの波形を筒内圧力センサで検出してメモリに記憶しておく。 - 特許庁

In a refresh control circuit, the refresh requests are consecutively generated for a specified number of times and a generating cycle of the refresh request signal is lengthened after refreshing all the memory cells.例文帳に追加

リフレッシュ制御回路は、リフレッシュ要求が所定数連続して発生し、全メモリセルのリフレッシュ後にリフレッシュ要求信号の発生周期を長くする。 - 特許庁

To provide a semiconductor memory device which can perform two cycle pipeline read-operation either when a clock signal is of high frequency or when it is of low frequency, and a data read-method for the device.例文帳に追加

クロック信号が高周波数時も低周波数時も２サイクルパイプラインリード動作可能な半導体メモリ装置と該装置のデータリード方法を提供する。 - 特許庁

To increase the operational speed of an electronic device equipped with a destructive read type memory such as a DRAM and its controller by drastically shortening the cycle time of reading.例文帳に追加

ＤＲＡＭ等のような破壊読出し型メモリとその制御装置を備える電子装置であって、読出し時のサイクル時間を大幅に削減し、高速化を図る。 - 特許庁

Addresses are determined (d) on the basis of the index signal IDX (a) corresponding to the rotary cycle of a sector mirror being the standard of time sharing multiplication to be successively stored in a data memory.例文帳に追加

そして、時分割多重の基準であるセクタ鏡の回転周期に応じたインデクス信号IDX（ａ）を元にアドレスを定め（ｄ）、データメモリに順次格納する。 - 特許庁

A register control circuit writes the inhibiting block information into the refresh register in accordance with an input from the outside during the access cycle of any one of the memory blocks.例文帳に追加

レジスタ制御回路は、メモリブロックのいずれかのアクセスサイクル中に、外部からの入力に応じてリフレッシュレジスタに禁止ブロック情報を書き込む。 - 特許庁

The DAC 130 converts a data supplied from the waveform memory 120 into an analog value, in the cycle of the clock signal 140, and outputs an optional wave form.例文帳に追加

ＤＡＣ１３０は、クロック信号１４０の周期で、波形メモリ１２０から供給されるデータをアナログ値に変換して、任意波形を出力する。 - 特許庁

The supply part can transmit the packet whose entire width is equal to the width of the carrier part 20 or part of the packet to the memory part 22 in each transmission cycle.例文帳に追加

該供給部は、各送信サイクル中に、その全体幅がキャリア部２０の幅に等しいパケットまたはパケットの部分をメモリー部２２に送ることができる。 - 特許庁

To provide a semiconductor storage memory device which can reduce the pattern occupying areas of data registers by shortening random cycle time at writing time.例文帳に追加

書き込み時のランダムサイクルタイムを短縮し、データレジスタのパターン占有面積を小さくできる半導体記憶装置を提供することを目的とする。 - 特許庁

The latch function circuit 50 latches a write command, write data and an addresses under the control of the latch control circuit 3 and delays a write cycle being viewed from a memory 2 by one clock component.例文帳に追加

ラッチ機能回路５０はラッチ制御回路３の制御のもと、ライトコマンド、ライトデータ、アドレスをラッチし、メモリ２から見えるライトサイクルを１クロック分遅らせる。 - 特許庁

All that is necessary is to know how many modules have 0 requests at the beginning of a memory cycle, how many have 1 request, and so forth. 例文帳に追加

必要なことは、いくつのモジュールが記憶サイクルの始めに要求をゼロ個もっているか、いくつが要求を1個もっているか、等々を知ることである。 - コンピューター用語辞典

To provide a semiconductor memory inspection apparatus in which a test can be performed with the minimum specification value of an address cycle by preventing existence of an useless setting period in a test cycle without using a high speed control means by inexpensive and simple circuit constitution.例文帳に追加

安価で簡単な回路構成により、高速な制御手段を用いずに、テストサイクル内に不要な設定期間の存在をなくし、アドレスサイクルの最小仕様値で試験可能な半導体メモリ検査装置を提供する。 - 特許庁

Sequence control is carried out in such a manner that the adjusting voltage value Va is reduced to the memory voltage Vm at a write cycle, the word line 30 is boosted from Vss to Vmax and then surely reduced to Vss, and then the write cycle is finished.例文帳に追加

また、ライトサイクルにおいてメモリ電圧Ｖｍに調整電圧値Ｖａに降圧し、ワード線３０をＶｓｓからＶｍａｘに昇圧しさらに確実にＶｓｓに降圧した後、ライトサイクルを終了するシーケンス制御を行なう。 - 特許庁

Thereby, the address of the instruction which generates the data cycle to be verified can be easily identified since the data by the data access is stored in the trace memory together with the address of the instruction of a predetermined program corresponding to the data cycle.例文帳に追加

これにより、トレースメモリにはデータサイクルに対応する所定プログラムの命令のアドレスと共にデータアクセスによるデータとが格納されているため、検証したいデータサイクルを生成させた命令のアドレスを容易に特定することができる。 - 特許庁

The decided number of execution clocks includes a parameter including the number of clocks in the bus cycle of load and store and the number of clocks in the bus cycle of instruction fetch, and the parameter is decided according to the bit width of the bus and the number of wait of the memory.例文帳に追加

決定される実行クロック数は、ロードおよびストアのバスサイクルによるクロック数と命令フェッチのバスサイクルによるクロック数とを示すパラメータを含み、パラメータはバスのビット幅とメモリのウェイト数とにより決定される。 - 特許庁

Further, the control circuit 108 reads out the information D, which is reset in a reset cycle longer than the update cycle based on the monitoring clock LF0 and stored in the internal storage circuit every time the information is reset, from the memory 114 and updates the read information.例文帳に追加

また、制御回路１０８は、上記更新周期よりも長く監視用クロックＬＦ０に基づいたリセット周期でリセットされ、リセットの度に内部記憶回路に格納された情報Ｄをメモリ１１４から読み出して更新する。 - 特許庁

To provide a refresh control method for addreviating a CBR refresh cycle for refreshing all memory row addresses immediately before entering a self refresh cycle and immediate after leaving from it in the refresh control method of a DRAM.例文帳に追加

本発明は、DRAMのリフレッシュ制御方式において、セルフリフレッシュサイクルに入る直前と、抜けた直後に全メモリロウアドレスをリフレッシュするためのＣＢＲリフレッシュサイクルを省略するリフレッシュ制御方式を提供することを目的とする。 - 特許庁

With regard to an image data process by controlling writing and readout of image data so as to be completed within one access cycle, a processing using a field memory is made processable in substitute for the conventional process, where a frame memory has been used.例文帳に追加

画像データ処理に関して、従来フレームメモリで処理していたものを、画像データの書き込みと読み出しが１アクセスサイクル内に完了するように制御することで、フィールドメモリを用いた処理を可能とする。 - 特許庁

Since comparison and the generation of the address of the next memory cell can be performed in the latter half of the cycle time, the search can be completed just for the bus time of 'the number of times of repeated read of memory cells' + 'one time'.例文帳に追加

そして、サイクルタイムの後半の時間で、比較と次のメモリセルのアドレス生成を行う事ができるので、”メモリセルの繰り返しリード回数”プラス”１回”のバス時間のみで検索を終了する事ができる。 - 特許庁

If the CPU of another side generates a chip select signal while the CPU of the one side is accessing to the dual port memory, the access right to the dual port memory is switched to the CPU of another side in an inactive state of the next cycle.例文帳に追加

一方のＣＰＵがデュアルポートメモリへのアクセス中に、他方のＣＰＵがチップセレクト信号を発生したときに、次サイクルのインアクティブ状態で他方のＣＰＵにデュアルポートメモリへアクセス権を切り替える。 - 特許庁

To insert and execute an instruction cycle of a CPU between the execution of writing and erase command sequence of a non-volatile memory and the start of writing and erase operation of the non-volatile memory by the CPU.例文帳に追加

ＣＰＵによる不揮発性メモリの書き込み及び消去コマンドシーケンスの実行から不揮発性メモリの書き込み及び消去動作の開始の間に、ＣＰＵの命令サイクルの挿入及び実行を可能にする。 - 特許庁

By providing an access queue holding circuit 18 for holding an access queue for starting a memory read cycle to the memory and a buffer number holding circuit 19 for holding a buffer number at that time, the access queue of the memory read cycle is prevented from being lost and reference is enabled without competition in the empty buffer number of a data buffer common for write and read processing.例文帳に追加

メモリに対してメモリ・リード・サイクルを起動するためのアクセスキューを保持するアクセスキュー保持回路１８と、そのときのバッファ番号を保持するバッファ番号保持回路１９を設けることで、メモリ・リード・サイクルのアクセスキューの消失を防ぎ、書き込みおよび読み出し処理に共通化したデータバッファ１３の空きバッファ番号を競合することなく参照できるようにする。 - 特許庁

During a cycle where the first write command is entered and a cycle where the overwritten data is written in the memory cell, the second write circuit overwrites the overwritten data with at least a part of second write data entered from the outside again, and encodes the reoverwritten overwrite data and writes the data in the memory cell.例文帳に追加

第２の書き込み回路は、第１のライトコマンドが入力されたサイクルと上書きされたデータがメモリセルに書き込まれるサイクルの間に、外部から入力された第２のライトデータの少なくとも一部を上書きされたデータに再上書きし、再上書きされた上書きデータを符合化してメモリセルに書き込む。 - 特許庁

A write part, 211 writes the order tag reported in instruction execution order trace information gathering mode to a trace memory 213 at every clock cycle by using a clock cycle as an address and writes the execution status reported in instruction description trace information gathering mode to the trace memory 213 by using the reported order tag as an address.例文帳に追加

書き込み部２１１は、命令実行順トレース情報採取モードのときに通知された順序タグをクロックサイクル値をアドレスとしてトレースメモリ２１３にクロックサイクル毎に書き込み、命令記述順トレース情報採取モードのときに通知された実行ステータスを通知された順序タグをアドレスとしてトレースメモリ２１３に書き込む。 - 特許庁

Decoders 103-1 and 104-1 in the memory controller 200 determine load levels by report results of the connected number of memory devices, increase cycle numbers of issuing command and address signals in the case that a high load level is determined, and reduces the cycle number in the case that a low load level is determined.例文帳に追加

メモリコントローラ２００内のデコーダ１０３−１，１０４−１は、メモリデバイス接続個数の通知結果より負荷レベルを判定し、負荷レベルが大きいと判定された場合はコマンド／アドレス系信号を発行するサイクル数を多くし、負荷レベルが少ないと判定された場合には前記サイクル数を少なくする。 - 特許庁

Only when error detection signals EDS are at an H level at a certain point of time within a read cycle or the error detection signals EDS are changed to an L level in a present read cycle though they were at the H level in the prior read cycle, a microcomputer 100A with a built-in flash memory inserts 1 weight WT to sense amplifier activation signals SAA.例文帳に追加

フラッシュメモリ内蔵マイコン１００Ａは、リードサイクル内のある時点で誤り検出信号ＥＤＳがＨレベルであるか、または前リードサイクルの誤り検出信号ＥＤＳがＨレベルだったのが現リードサイクルではＬレベルに変化した時のみ、センスアンプ活性化信号ＳＡＡに１ウェイトＷＴを挿入する。 - 特許庁

The method for the integrated circuit 200 to execute the read operation and the write operation concurrently with the invention includes the cache memory blocks to separate the read operation and the write operation into the memory blocks and the cache memory blocks and execute them concurrently within one cycle of a clock signal.例文帳に追加

本発明による集積回路２００の読み取り動作と書き込み動作とを同時に実行する方法はキャッシュメモリブロックを具備してクロック信号の１周期内で読み取り動作及び書き込み動作がメモリブロックとキャッシュメモリブロックとに分けられて同時に実行される。 - 特許庁

In a program/program-verify cycle and a erase/erase-verify cycle, a non-volatile storage element over-writen preventing circuit masks a mode enable-mask internal signal line 111 by a pass signal outputted by a memory control circuit 103 through a verify-pass signal line 110.例文帳に追加

プログラム／プログラムベリファイサイクル、イレーズ／イレーズベリファイサイクルにおいてメモリ制御回路１０３がベリファイパス信号線１１０を介して出力するパス信号により不揮発性記憶素子過書込防止回路はモードイネーブルマスク内部信号線１１１をマスクする。 - 特許庁

The state judging part 62 of the host computer 4 judges whether the cycle of the vibration from the chair 3 for the games coincides with the information 60a on the cycle for the updating of the values stored in the information memory part 60 or not based on the sense signal.例文帳に追加

ホストコンピュータ４の状態判断部６２では、検知信号に基づいて、遊技用椅子３における振動の周期が、情報記憶部６０に記憶されている値更新周期情報６０ａと合致しているか否かが判断される。 - 特許庁

The controller fetches data of a predetermined address output from the nonvolatile memory designating the normal output mode for each cycle of the read control signal in response to a first change in synchronization with a second change of the read control signal at the same cycle.例文帳に追加

コントローラはノーマル出力モードを指定した不揮発性メモリがリード制御信号の周期毎にその第１の変化に応答して出力する所定のアドレスのデータを同一周期におけるリード制御信号の第２の変化に同期して取り込む。 - 特許庁

The method is implemented by a procedure such that: a writing start axis of the axial information of a plurality of axes is shifted at each cycle, and the shifting timing of updating a shared memory is shifted at each cycle by enabling a rotation interval to be designated according to a usage environment by a user.例文帳に追加

複数軸の軸情報の書込み開始軸を１サイクル毎にシフトし、さらにユーザが使用環境に応じてローテーション間隔を指定できることにより、共有メモリを更新するタイミングを１サイクル毎にシフトするという手順で処理する。 - 特許庁

Since data can be sent in advance to the upstream section of a data path for writing at the time of performing late writing operation, the random cycle time at writing time can be shortened by making the writing speed of data in a memory cell faster in the next write cycle.例文帳に追加

レイトライト動作において、書き込みのデータパスにおける上流部側に予めデータを送り込むことができるので、次のライトサイクルにおいて、メモリセルにデータを書き込む動作を高速化して書き込み時のランダムサイクルタイムを短縮できる。 - 特許庁