「memory cycle」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

To provide a semiconductor memory integrated circuit in which a data propagation time on a data line is equalized, a cycle time is shortened, and an internal timing margin is increased.例文帳に追加

データ線上のデータ伝搬時間の均等化を図り、サイクルタイムの短縮及び、内部タイミングマージンの増大を図った半導体メモリ集積回路を提供する。 - 特許庁

Thus, a memory controller 35 starts the continuous refresh, and a refresh controller 34 prevents any refresh cycle from being generated in a prescribed time after the end of the continuous refresh.例文帳に追加

これにより、メモリコントローラ３５は、連続リフレッシュを開始し、リフレッシュコントローラ３４は、連続リフレッシュ終了後、所定時間にわたってリフレッシュサイクルを発生いさせない。 - 特許庁

To configure a decoding signal circuit to generate a dual operation decoding signal that enables a memory device to perform a read operation and a write operation in one clock cycle.例文帳に追加

デコード信号回路は、デュアル動作デコード信号（dual operation decoding signal）を生成し、これにより、メモリデバイスは、１つのクロックサイクルで読出動作及び書込動作を行うことができる。 - 特許庁

To use a control board in a long life cycle without deteriorating functions or spec by enabling an NAND type flash memory controller to correspond to various NAND type flash memories.例文帳に追加

ＮＡＮＤ型フラッシュメモリコントローラを種々のＮＡＮＤ型フラッシュメモリに対応可能とし、機能やスペックを落とさずに制御基板を長いライフサイクルで使えるようにする。 - 特許庁

To provide a semiconductor memory which can take in and generate internal write-in data reliably even if the flight time of a data bus is made equal to the cycle time of a clock signal.例文帳に追加

データバスのフライトタイムがクロック信号のサイクルタイムと同程度となっても確実に、内部書込データを取込み生成することのできる半導体記憶装置を提供する。 - 特許庁

The control circuit 108 reads out and updates the information D stored in the internal storage circuit from the memory 114 in an update cycle based on the monitoring clock LF0.例文帳に追加

制御回路１０８は、内部記憶回路に格納された情報Ｄを監視用クロックＬＦ０に基づいた更新周期でメモリ１１４から読み出して更新する。 - 特許庁

In data read operation of a page mode, reading of data is executed in parallel from the plurality of memory cells of a selected row, corresponding to a row address input at a low cycle.例文帳に追加

ページモードでのデータ読出動作において、ロウサイクルで入力されたロウアドレスに対応する選択行の複数のメモリセルから並列にデータ読出が実行される。 - 特許庁

An FIR filter 40 and an FIR filter 41 included in the filter part 4 update a filter coefficient by data supplied from the memory part 5 during one sampling cycle.例文帳に追加

フィルタ部４に含まれるＦＩＲフィルタ４０とＦＩＲフィルタ４１は、１サンプリング周期中にメモリー部５から供給されるデータでフィルタ係数を更新する。 - 特許庁

For the external clock signal, a time difference between the rear edge of the third timing signal and the front edge of a next cycle is set larger than time necessary for resetting the memory circuit.例文帳に追加

外部クロック信号は、第３タイミング信号の後エッジと次サイクルの前エッジとの時間差が上記メモリ回路のリセットに必要な時間より大きく設定される。 - 特許庁

In an operation cycle, a memory chip 200 starts a refresh operation in synchronism with an ATD signal that indicate a change in an address after the generation of a refresh timing signal RFTM.例文帳に追加

メモリチップ２００は、オペレーションサイクルでは、リフレッシュタイミング信号ＲＦＴＭの発生後に、アドレスが変化したことを示すＡＴＤ信号に同期してリフレッシュ動作を開始する。 - 特許庁

A plurality of word lines connected to the cell transistor in the memory cell block are selected sequentially by a word line selecting circuit 15 based on an address signal during an active cycle period.例文帳に追加

アクティブサイクル期間中にアドレス信号に基づいて、ワード線選択回路１５によりメモリセルブロック内のセルトランジスタに接続された複数のワード線が順次選択される。 - 特許庁

In each DRAM array, memory cells stored with data to be read out to the data input/output terminals in the same cycle are arranged separately from one another.例文帳に追加

ここで、各ＤＲＡＭアレイ内で、同一サイクル内でデータ入出力用外部端子に読み出されるデータを格納するメモリセルは互いに離間するように配置される。 - 特許庁

Accordingly, since the detection of voltage change of a bit line accompanied by a sense current passing through the selection memory cell becomes unnecessary, operation speed in the read operation in the column cycle is increased.例文帳に追加

これにより、コラムサイクルでの読出動作は、選択メモリセルを通過するセンス電流に伴うビット線の電圧変化を検知することが不要となるため、高速化される。 - 特許庁

A DMA controller 21 is driven by synchronizing with an output cycle of a PWM controller 13 and sequentially reads data of the memory 22 and transfers the data to the PWM controller 13.例文帳に追加

ＤＭＡコントローラ２１は，ＰＷＭコントローラ１３の出力周期に同期して駆動され，メモリ２２のデータを順に読み出してＰＷＭコントローラ１３に転送する。 - 特許庁

To reduce the time of for the overall write operation cycle, including reading and erasure, and enhance affinity with a CMOS process for facilitating realization of a low-cost memory hybrid system LSI.例文帳に追加

読み出し，消去を含めた書き込み動作サイクル全体の時間が短く、ＣＭＯＳプロセスとの親和性が高くして、低コストのメモリ混載システムＬＳＩの実現を容易にする。 - 特許庁

The first control signal P2N is activated when the synchronous semiconductor memory device is operated as pre-fetch structure, the second control signal PWR is activated in the wrote-in cycle.例文帳に追加

第１制御信号P2Nは同期式半導体メモリ装置がプレフェッチ構造として動作する際にアクティブされ、第２制御信号PWRは書込サイクルでアクティブされる。 - 特許庁

To shorten a cycle time in data write/read without any difficult timing design in a semiconductor integrated circuit including the memory cell of a synchronous type SRAM.例文帳に追加

同期型ＳＲＡＭのメモリセルを含む半導体集積回路において、難しいタイミング設計をすることなしに、データの書込み又は読出しにおけるサイクルタイムを短縮する。 - 特許庁

Since H and L levels are stored in a pair of memory cells corresponding to the store data of one bit, read out sensitivity is improved and a refresh cycle can be prolonged.例文帳に追加

１ビットの記憶データに対して、１対のメモリセルにＨレベルとＬレベルが記憶されるので、読み出し感度が高くなり、リフレッシュサイクルを長くすることができる。 - 特許庁

When the number of columns stored in one page is too small, that is, an overhead cycle of the SDRAM (when rows are read) is amortized over the number of memory reference times caused before page change resulting that an effective memory cycle rate suffices no system requirement, this method uses the address remapping with respect to the matrix transposition.例文帳に追加

行列の転置に関して、１ページにストアされうるカラム数が余りにも小さく、すなわち、ＳＤＲＡＭデバイスのオーバーヘッドサイクルが（ロウが読み出される場合に）ページ変更の前に発生しうるメモリ参照の回数に亘って償還されてしまい、実効的なメモリサイクルレートがシステム要求を充足しない場合に、アドレス再マッピングが適用される。 - 特許庁

A write control circuit 104 repeats write operation with write voltage Vw until a memory cell transistor 106 is turned off by readout voltage Vr-ΔVr in a first write cycle, further, the circuit 104 repeats write operation with write voltage Vw-ΔVw until the memory cell transistor 106 is turned off by readout voltage Vr in a second write cycle.例文帳に追加

書込制御回路１０４は、第１の書き込みサイクルでは、メモリセルトランジスタ１０６が読出電圧Ｖr −ΔＶr でオフするようになるまで、書込電圧Ｖw での書込動作を繰り返し、さらに、第２の書込サイクルでは、メモリセルトランジスタ１０６が読出電圧Ｖr でオフするようになるまで、書込電圧Ｖw −ΔＶw での書込動作を繰り返す。 - 特許庁

A precharge signal generation circuit 50 outputs precharge signals including pulses, in the first mode, for each cycle in which access is made to a data register 23; and generates precharge signals which mask signals including pulses, in the second mode, for each cycle in which access is made to the data register 23 in case that access is designated to a memory cell except a prescribed memory cell of the data register 23.例文帳に追加

プリチャージ信号生成回路５０は第１のモードにおいてデータレジスタ２３に対するアクセスサイクルごとにパルスを含むプリチャージ信号を出力し、第２のモードにおいてデータレジスタ２３の所定のメモリセル以外のメモリセルに対するアクセスが指定された場合にデータレジスタ２３にアクセスサイクルごとにパルスを含む信号をマスクしたプリチャージ信号を生成する。 - 特許庁

This computer system is provided with a tracking processing part 19 for reflecting tracking data on each start cycle of an application to be referred to and updated by the computer system of a control system according to the application, on a main memory 17 of the waiting system in a tracking processing timing on each start cycle.例文帳に追加

アプリケーションによって制御系の計算機システムが参照、更新する、前記アプリケーションの起動周期毎のトラッキングデータを、前記起動周期毎のトラッキング処理タイミングにおいて待機系の主メモリ１７へ反映させるトラッキング処理部１９を備える。 - 特許庁

To provide a semiconductor integrated circuit equipped with a flip-flop type memory cell such as an SRAM, which reduces cycle time and power consumption, further suppresses increase in the area thereof while preventing data destruction of a non-selection memory cell during write circle.例文帳に追加

ＳＲＡＭのようなフリップフロップ型メモリセルを備えた半導体集積回路において、書込みサイクル時の非選択メモリセルのデータ破壊を回避しつつ、サイクルタイムを短縮し、かつ消費電力を低減し、さらに、面積増大を抑制できるようにする。 - 特許庁

To improve the accessing efficiency in switching a bank by moving the access to another bank in a clock cycle where the data is not exchanged in a bank, in a memory control device and a memory control method for controlling SDRAM composed of plural banks.例文帳に追加

複数のバンクからなるＳＤＲＡＭを制御するメモリ制御装置及び方法において、そのバンクでデータのやり取りがなされていないクロックサイクルに別のバンクにアクセスを移し、バンクを切り換えたときのアクセス効率を上げることができるようにする。 - 特許庁

When writing information data in a bus write cycle in a sequential manner into flash memory devices assigned to a common data bus, at least one of the flash memory devices is not used to store a current part of the information data.例文帳に追加

本発明によると、共通のデータバスに割り当てられたフラッシュメモリデバイスに逐次的にバスライトサイクルにおいて情報データを書き込むとき、フラッシュメモリデバイスの少なくとも１つには、格納のため情報データの現在部分は供給されない。 - 特許庁

The master devices set only a data bit portion corresponding to a quartered memory area of the data to be transmitted to a data control device as effective data, perform an access wait operation according to the even/odd cycle of the same address as the normal mode, and access the half area of the memory.例文帳に追加

マスターデバイスがデータ制御装置に送るデータのうちメモリ領域を４分割したデータビット分のみを有効なデータとし、ノーマルモードと同様のアドレスの偶数・奇数サイクルによりアクセス・ウエイト動作を行い、メモリの半分の領域にアクセスする。 - 特許庁

Also, the imaging module 4 is incorporated with a memory 43, in which information specific to the CCD image sensor 28 is written, and a system controller 36 decides the cycle of a timing pulse to be generated by the timing generator 42, corresponding to the information read from the memory 43.例文帳に追加

また、撮像モジュール４はＣＣＤイメージセンサ２８固有の情報が書き込まれたメモリ４３を内蔵し、システムコントローラ３６は、このメモリ４３から読み出された情報に対応してタイミングジェネレータ４２が発生するタイミングパルスの周期を決定する。 - 特許庁

In the traffic monitoring device for carrying out analysis/ tabulation processing by storing a plurality of traffic statistic data on the POS or LAN interface in a memory block 2, a CPU executes access through a controller 3 to the memory block and between the controller and the memory block, the traffic monitoring device has a periodical write/read cycle.例文帳に追加

POS又はLANインタフェースにおけるトラフィックの複数の統計データをメモリブロック２に蓄積して解析・集計処理を実行するトラフィックモニタ装置において、前記メモリブロックに対して、CPUはコントローラ３を介してアクセスを実行する構成とし、前記コントローラとメモリブロック間では、定期的なライト／リードサイクルを有するトラフィックモニタ装置。 - 特許庁

The amplifier circuit is controlled by control circuitry in the nonvolatile memory device so that each sense amplifier circuit sources a first current level during the pre-charge cycle of a memory read operation, and a second current level being greater than the first current level during the memory cell sense operation.例文帳に追加

本センスアンプ回路は、非揮発性メモリ装置における制御回路によって制御され、従って各センスアンプ回路はメモリ読取動作のプレチャージサイクル期間中に第一電流レベルを供給し、且つメモリセル検知動作期間中に第一電流レベルよりもより大きな第二電流レベルを供給する。 - 特許庁

To provide a semiconductor device that can increase cycle time under the restriction of chip size where an MPU(micro processing unit) and a DRAM as a secondary cache memory are mounted on the same chip.例文帳に追加

チップサイズの大きさという制約の下で、サイクル時間の高速化を実現し易い、同一チップ上にＭＰＵと２次キャッシュメモリとしてのＤＲＡＭが搭載された半導体装置を提供する。 - 特許庁

When intake valve stoppages are to begin after the learning, the intake valve with less fluctuation in the memory is stopped first (S12) and, hereafter, the intake valves are stopped alternately for each cycle (S13).例文帳に追加

学習後は、吸気片弁停止を開始する際に、記憶した空燃比変動の小さい方の吸気弁から停止し（Ｓ１２）、以降は、１サイクル毎に、停止吸気弁を交互に切換える（Ｓ１３）。 - 特許庁

To store even the serial data of the final cycle that are smaller than the number of bits of parallel data with no loss and then read the serial data into and out of a line memory which stores the inputted serial data after converting them into the parallel data.例文帳に追加

入力したシリアルデータをパラレル変換して格納するラインメモリにおいて、パラレルデータのビット数に満たない最終サイクルのシリアルデータもロスなくラインメモリに格納し、読み出す。 - 特許庁

To provide a semiconductor memory in which refresh-operation is not hindered by late-write and further, current consumption in a write-in cycle in which late-write is performed can be reduced.例文帳に追加

レイトライトによってリフレッシュ動作が阻害されることがなく、しかもレイトライトが行われる書き込みサイクルでの消費電流を低減することができる半導体記憶装置を提供すること。 - 特許庁

The reception weight vector calculation device 12 calculates weight vector, by using antennas whose number is equivalent to a half of the signal length which is longer than the known reference signal stored in a memory 15 for a 2nd cycle.例文帳に追加

第２のサイクルで、メモリ１５に保持されているより長い参照信号の信号長の１／２の本数のアンテナを用いて、受信ウェイトベクトル計算機１２は、ウェイトベクトルを計算する。 - 特許庁

In a circuit and a method for an integrated circuit memory, a look-ahead function giving a refresh command to a device is incorporated at least one cycle before actual internal refresh operation occurs.例文帳に追加

集積回路メモリのための回路および方法は、実際の内部リフレッシュ動作が起こる少なくとも１サイクル前に、デバイスにリフレッシュコマンドを与えるルックアヘッド機能を組入れる。 - 特許庁

To provide a nonaqueous electrolyte secondary battery which can be used as a power supply for memory backup and is excellent in over discharge cycle characteristics, and whose battery capacity is large.例文帳に追加

メモリーバックアップ用電源として用いることができる非水電解質二次電池であって、電池容量が大きく、かつ優れた過放電サイクル特性を有する非水電解質二次電池を得る。 - 特許庁

To provide a semiconductor memory which can perform high speed operation by suppressing phase deviation between output data and an echo signal without sacrificing a cycle time and a data output time.例文帳に追加

サイクルタイムやデータ出力タイムを犠牲にすることなく、出力データとエコー信号の位相ずれを抑えて高速動作させることを可能とした半導体メモリ装置を提供する。 - 特許庁

By a timing adjusting circuit 360, after a power supply voltage maximum value Vmax is applied to a memory voltage Vm at a read cycle, an adjusting voltage value Va (Vss<Va<Vmax) is applied to the word line 30.例文帳に追加

タイミング調整回路３６０により、リードサイクルにおいてメモリ電圧Ｖｍに電源電圧最大値Ｖｍａｘが印加された後、ワード線３０に調整電圧値Ｖａ（Ｖｓｓ＜Ｖａ＜Ｖｍａｘ）を印加する。 - 特許庁

To obtain a nonaqueous electrolyte secondary battery which can be used as a power supply for memory backup, which has a large battery capacity and which has superior cycle characteristics.例文帳に追加

メモリーバックアップ用電源として用いることができる非水電解質二次電池であって、電池容量が大きく、かつ優れたサイクル特性を有する非水電解質二次電池を得る。 - 特許庁

A memory chip 200 starts a refresh operation in synchronism with a clock signal CLK supplied from an external device in an operation cycle after the generation of a refresh timing signal RFTM.例文帳に追加

メモリチップ２００は、オペレーションサイクルでは、リフレッシュタイミング信号ＲＦＴＭの発生後に、外部装置から供給されるクロック信号ＣＬＫに同期してリフレッシュ動作を開始する。 - 特許庁

To provide a synchronizing type semiconductor memory in which chip size can be reduced by decreasing the number of peripheral data lines while adopting a pre-fetch system by which speed of data transfer cycle is increased.例文帳に追加

データ転送サイクルを高速化するプリフェッチ方式を採用しながら、周辺データ線の本数を削減してチップサイズ縮小を実現できる同期型半導体記憶装置を提供する。 - 特許庁

Data quantity is not increased, and memory capacity is reduced due to being stored in the pass table by being divided into data on the cutting-in operation and data on the threading cycle of a specific pattern.例文帳に追加

切り込み動作のデータと一定パターンのねじ切りサイクルのデータに分けられてパステーブルに記憶されるものであるから、データ量は多くならずメモリの容量は少なくてすむ。 - 特許庁

To provide a semiconductor memory device which has an optimum refresh cycle and can remarkably reduce current consumption used in a refresh operation in accordance with temperature variation.例文帳に追加

温度変化に対応して、最適化されたリフレッシュ周期を有しリフレッシュ動作時用いられる消費電流を大幅に減らすことのできる半導体メモリ装置を提供すること。 - 特許庁

Data read out from a desired memory cell at the time of read- out cycle is latched by a data latch circuit 3 after it is amplified by a pre-amplifier circuit 2, and inputted to a read-data bus switching circuit 4.例文帳に追加

読出しサイクル時に所望のメモリセルから読み出されたデータは、プリアンプ回路２で増幅された後、データラッチ回路３でラッチされ、リードデータバス切換回路４に入力される。 - 特許庁

A CAM is provided with a retrieving port for performing retrieving operation in each clock cycle, and a maintenance port for writing and reading data at an address position of a content addressable memory.例文帳に追加

ＣＡＭは、各クロックサイクルで検索動作を実行するための検索ポートと、コンテントアドレサブルメモリのアドレス位置でデータの書き込みおよび読み出しをするためのメンテナンスポートと、を備える。 - 特許庁