「memory cycle」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

A memory circuit requiring refresh, has a first circuit 11 for receiving a command in synchronizing with a clock and generating a first internal command, and a second circuit 20 for generating a second internal command (refresh command REF) inside with the prescribed cycle.例文帳に追加

リフレッシュが必要なメモリ回路において、クロックに同期してコマンドを受信し内部に第１の内部コマンドを生成する第１の回路(11)と、所定のサイクルで内部に第２の内部コマンド（リフレッシュコマンドREF）を生成する第２の回路(20)とを有することを特徴とする。 - 特許庁

This circuit is provided with plural boosting circuits 11, 12 and a timing control circuit 14 dispersion-operating the boosting circuits 11, 12, reduction of a posting power source potential as consumption is suppressed by increasing the number of times of boosting operation per an operation cycle of a memory.例文帳に追加

複数の昇圧回路１１，１２と昇圧回路１１，１２を互いに分散動作させるタイミング制御回路１４を備え、メモリの動作サイクルあたりの昇圧動作回数が増えることで消費に伴う昇圧電源電位の低下を抑制している。 - 特許庁

When an active command for activating the specific row(line) of the memory cell array 22 is impressed, a control signal ϕ1 is validated after fixed delay equivalent to a time rRCD until a read command is impressed, and generated in each cycle of the clock CLK.例文帳に追加

制御信号φ１はメモリセルアレイ２２の特定のロウを活性化させるアクティブコマンドが印加された場合に、リードコマンドが印加されるまでの時間ｔＲＣＤに相当する固定遅延ののちに有効化され、以後はクロックＣＬＫのサイクル毎に生成される。 - 特許庁

Also, the device is provided with an interlock signal, it is transmitted to the maintenance port from the retrieving port, it sets a time for perform write-in and read-out of data for the content addressable memory, consequently, retrieving operation is continued in each clock cycle without interrupting it.例文帳に追加

また、インターロック信号が備えられており、検索ポートからメンテナンスポートに伝送されることにより、コンテントアドレサブルメモリに対してデータの書き込みおよび読み出しを実行すべき時を設定し、この結果、検索動作が中断することなく各クロックサイクルで継続する。 - 特許庁

In one Isoc cycle, an Isoc packet 31 for reception read from a first storage memory storing an Isoc packet transferred in an Isoc transfer mode is transferred to an internal device, an Isoc packet 31 for transmission from the internal device is stored in the first storage memory, and the Isoc packet 31 for transmission is transferred to external equipment in the Isoc transfer mode.例文帳に追加

一つのＩｓｏｃサイクルにおいて、Ｉｓｏｃ転送モードにて転送されるＩｓｏｃパケットが格納される第１の格納メモリから読み出した受信用Ｉｓｏｃパケット３１を内部装置に転送するとともに、内部装置からの送信用Ｉｓｏｃパケット３１を第１の格納メモリに格納し、その送信用Ｉｓｏｃパケット３１をＩｓｏｃ転送モードにて外部機器に転送する。 - 特許庁

The imaging apparatus comprises a timing controller which sequentially fetches outputs presented by pixels of an infrared solid-state imaging device into the frame memory and sequentially switching fetching cycles to a preset value, and flicker defect pixels are detected in a predetermined cycle based on a difference between an integration pixel output integrating the frame memory over a plurality of cycles and an average value of all pixel outputs.例文帳に追加

赤外線固体撮像素子の各画素が呈する出力を順次フレームメモリに取り込み、その取り込み周期をあらかじめ設定した値に順次切り替えるタイミングコントローラを備えて、フレームメモリを複数に亘り積分した積分画素出力と全画素出力の平均値との差分に基づいて、点滅欠陥画素を所定の周期で検出するようにした。 - 特許庁

In this data transfer system, an address generation circuit 2 which generates a 1st address needed to access an external memory 9 and generates a 2nd address needed to access an internal memory 4 in the same bus cycle when a 1st access control signal is outputted is outputted from a CPU 1 and a control signal generation circuit 3 generates and supplies a 2nd access control signal.例文帳に追加

この発明は、外部メモリ９をアクセスするのに必要な第１のアドレスならびに第１のアクセス制御信号がＣＰＵ１から出力されると同一のバスサイクルにおいて、内部メモリ４をアクセスするのに必要な第２のアドレスをアドレス生成回路２、第２のアクセス制御信号を制御信号生成回路３で生成して供給するように構成される。 - 特許庁

Thereby, a required time can be secured in a discharge cycle even if write is interrupted by a detecting signal of the power source voltage detecting circuit in an EEPROM, electric charges charged up in column lines or bit lines provided in a nonvolatile memory array can be discharged surely.例文帳に追加

これにより、ＥＥＰＲＯＭにおいて電源電圧検出回路の検出信号により書き込みが中断されてもディスチャージサイクルは必要な時間を確保することができ、不揮発性メモリアレイに設けたカラム線又はビット線にチャージアップした電荷を確実にディスチャージできる。 - 特許庁

An arithmetic circuit performs operation of the flag data stored in the flag register with a first test data stored in the data register for each cycle from the input time of the first test data to the plurality of number of cycles of the clock signal, and the data control circuit 1-2 generates test data to be written in the memory cell.例文帳に追加

そして、演算回路は、第１テストデータの入力時からクロック信号の複数サイクル目まで各々のサイクル毎に、フラグレジスタに記憶されたフラグデータとデータレジスタに記憶された第１テストデータとの演算を行って、前記データ制御回路１−２がメモリセルに書き込むテストデータを発生する。 - 特許庁

A gasket 10 that is made of a shape memory alloy composed of nickel and titanium, has an elastic coefficient smaller than coupling members 2 and 2, and has a transformation point not higher than a temperature in a normal using temperature cycle of the coupling members 2 and 2 is inserted between both coupling members 2 and 2.例文帳に追加

両継ぎ手部材２，２の間に、ニッケルとチタンとからなる形状記憶合金製で、該継ぎ手部材２，２より弾性係数を小さく設定すると共に、変態点がこの継ぎ手部材２，２の通常使用温度サイクル内の温度以下に設定したガスケット１０を介挿してなる 。 - 特許庁

When a READ command in inputted one clock cycle after an ACTV command is inputted, a row decoder 22 activates only a sub-array having a memory cell selected by a row address AX and a column address AY out of the sub-array 17i, 17j, and performs read- out operation of data.例文帳に追加

ロウデコーダ２２は、ＡＣＴＶコマンドが入力された後の１クロックサイクル後にＲＥＡＤコマンドが入力された場合には、サブアレイ１７ｉ、１７ｊのうちのロウアドレスＡＸとカラムアドレスＡＹにより選択されるメモリセルを有するサブアレイのみを活性化して、データの読み出し動作を行う。 - 特許庁

The switching power supply unit 11 is provided with a variable switching frequency circuit 21 allowing the switching frequency to continuously to be ranged in a specified cycle between a first switching frequency and a second switching frequency of the value stored in a memory 24, relative to a main control circuit 12.例文帳に追加

スイッチング電源装置１１において、主制御回路１２に関連して、スイッチング周波数をメモリ２４に格納された値の第１のスイッチング周波数から第２のスイッチング周波数までの範囲で規定の周期で連続的に変化させるスイッチング周波数可変回路２１を設ける。 - 特許庁

To provide a PCM sound source device which reduces the power consumption of a sound source circuit by making low a memory access period of a PCM system sound source generating voices of a plurality of channels by driving a voice generation part on a time-division basis and the cycle period of a multiplying circuit etc.例文帳に追加

ボイス生成部を時分割駆動して複数チャンネルのボイスを生成するＰＣＭ方式の音源のメモリアクセス周期や乗算回路などのサイクル周期を低くして音源回路の消費電力を低減させることの可能なＰＣＭ音源装置を提供する。 - 特許庁

An address buffer circuit outputs a first address signal received in a preceding writing cycle to a core part of a memory device responding to the rise of a writing control signal, and receives a second address signal from the outside responding to the rise of a writing control signal.例文帳に追加

アドレスバッファ回路は、先行する書込みサイクルにおいて受信した第１のアドレス信号を書込み制御信号の立ち上がりに応答して記憶装置のコア部に出力し、書込み制御信号の立ち上がりに応答して第２のアドレス信号を外部から受信する。 - 特許庁

The control function is implemented with a memory management input/output (MMIO) register 132 and a counter 134, and allows a transmitting side of the communications link 112, 122 to control the pacing of data packet transmission or bandwidth by aligning all data packets on fixed-cycle boundaries.例文帳に追加

この制御機能部はメモリ管理入出力（ＭＭＩＯ）レジスタ１３２及びカウンタ１３４を実装し、その通信リンク１１２、１２２の送信側がデータ・パケット送信のペーシング、または固定サイクルの境界に全てのデータ・パケットを揃えることによって帯域幅の制御を可能にする。 - 特許庁

A prediction control part 4 sets a transmission cycle of a request signal in a time zone being low in a frequency for operating an automatic locking-unlocking system 6 shorter than a time zone being high in a frequency for operating the automatic locking-unlocking system 6 on the basis of time information recorded on a memory 4a.例文帳に追加

予測制御部４は、メモリ４ａに記録された時間情報に基づき、自動施解錠システム６が動作される頻度が低い時間帯でのリクエスト信号の送信周期を、該自動施解錠システム６が動作される頻度が高い時間帯よりも短く設定する。 - 特許庁

In the case that the terminal 100 is in a standby state, a logging control part 104 makes the location cell quality and peripheral cell quality stored in the cell quality storage part 105 be selectively recorded in a log memory 109 in every logging cycle on the basis of input of a timer 108.例文帳に追加

ロギング制御部１０４は、端末１００が待ち受け状態にある場合は、タイマー１０８の入力に基づいて、ロギング周期ごとに、セル品質格納部１０５に格納された在圏セル品質及び周辺セル品質を選択的にログメモリ１０９に記録させる。 - 特許庁

The delay circuit 43 responds to a first clock lagging by the prescribed phase difference for a system clock applied from the outside of a synchronous semiconductor memory, and delays a read-out information signal outputted from the read-out information signal generating circuit 41 by one cycle of the first clock.例文帳に追加

遅延回路４３は、同期式半導体メモリ装置の外部から印加されるシステムクロックに対して所定の位相差だけ遅れる第１クロックに応答し、読出し情報信号発生回路４１から出力される読出し情報信号を前記第１クロックの１サイクルだけ遅延させる。 - 特許庁

The control unit 110 outputs a response signal for reporting the fact that the memory device 100 is connected to the host device through the data terminal SDA in an mth (m is at least one integer which satisfies 1≤m≤n) clock cycle corresponding to the ID information of the memory device 100 from among first to nth (n is an integer of 2 or higher) clock cycles which are input in the clock terminal SCK.例文帳に追加

制御部１１０は、クロック端子ＳＣＫに入力されるクロックの第１〜第ｎ（ｎは２以上の整数）のクロックサイクルのうちの当該記憶装置１００のＩＤ情報に対応する第ｍ（ｍは１≦ｍ≦ｎである少なくとも１つの整数）のクロックサイクルにおいて、当該記憶装置１００が接続されていることを通知するための応答信号を、データ端子ＳＤＡを介してホスト装置に対して出力する。 - 特許庁

A data transmission control switching part 18 generates the address of an image memory 12 so as to plane-successively read out image data in cyan, magenta, yellow and black when the discriminated result is the four-cycle engine and to dot- successively read out image data in cyan, magenta, yellow and black in the case of tandem engine.例文帳に追加

データ送信制御切替部(18)は、判別結果が４サイクルエンジンであったときには、シアン、マゼンタ、イエロー、ブラックの画像データを面順次で読み出すように画像メモリ(12)のアドレスを生成し、タンデムエンジンであったときにはシアン、マゼンタ、イエロー、ブラックの画像データを点順次で読み出すように画像メモリ(12)のアドレスを生成する。 - 特許庁

Also, the normal image signal 1 is delayed for one frame by a first delay circuit 58c and is operated for averaging with a normal image signal 2 input in the next cycle by a first averaging circuit 58d, and a normal image signal b after the operation is recorded in a second image memory 58e as a signal of a second field.例文帳に追加

また、この通常画像信号１は、第１遅延回路５８ｃで１フレーム分遅延され、第１平均化回路５８ｄにおいて次のサイクルで入力される通常画像信号２と平均化演算され、演算後の通常画像信号ｂは第２フィールドの信号としてとして第２画像メモリ５８ｅに記憶される。 - 特許庁

In such a constitution, it is possible to store all digital signals S102 in the memory 100 and then to read them out with no loss by storing the data (which cannot be stored in the macro 101) of the final cycle whose signals S102 are smaller than the number of bits of serial/parallel conversion into the register 111.例文帳に追加

この構成によって、デジタル信号Ｓ１０２がシリアルパラレル変換のビット数に満たない最終サイクル（メモリマクロ１０１に格納できない）データをシフトレジスタ１１１に格納することにより、デジタル信号Ｓ１０２をラインメモリ１００にすべて格納することができ、ロスなく読み出すことが可能である。 - 特許庁

Also, it is provided with a controller 4 for taking out the time of the chock and measured value of the weighting meter with a set cycle, a memory part 6 for accumulating and storing time and weight from the controller 4, and a controller 3 for conducting operation command to the controller 4, thereby recording printing quantity with the time and weight.例文帳に追加

また、時計の時刻と重量計の計測値とを、設定されたサンプリング周期で取り出す制御部４と、制御部４からの時刻および重量を蓄積記憶する記憶部６と、制御部４への動作指示を行う操作部３とを備え、時刻と重量とにより印刷量を記録する。 - 特許庁

The inductance Lr of a resonant reactor L1 and the capacitor Cr of a resonant capacitor C1 in a converter circuit 1 are known, and the cycle Tn and the characteristic impedance Zn of a resonant voltage are determined when the respective values Lr, Cr are determined, so that the respective values Tn and Zn are stored in the memory of a control circuit 3 in advance.例文帳に追加

コンバータ回路部１の共振用リアクトルＬ１のインダクタンスＬｒおよび共振用コンデンサＣ１のキャパシタンスＣｒは既知で、各値Ｌｒ，Ｃｒが決まると共振電圧の周期Ｔｎおよび特性インピーダンスＺｎが決まるので、制御回路３のメモリに、各値Ｔｎ，Ｚｎを予め格納しておく。 - 特許庁

The mobile-body battery system includes, among others, memory means (10) for storing operation information, estimation means (15) which estimates a power consumption pattern during an operation cycle based on the operation information, and control means (15) which controls switching of the power control circuit so as to meet the power consumption of the load device according to the power consumption pattern.例文帳に追加

特に、運用情報を記憶する記憶手段（１０）と、運用情報に基づいて運用サイクルにおける電力消費パターンを推定する推定手段（１５）と、当該電力消費パターンに従って負荷装置による消費電力を賄うように電力制御回路を切り替え制御する制御手段（１５）とを備える。 - 特許庁

In this method, a video camera 10 for taking a moving image is provided, and a computer 14 includes a storage device formed by a semiconductor memory or a magnetic storage device for digitizing the images picked by the camera 10 and storing the same in a designated cycle, and an eye position recognizing means for recognizing the position of the eye of a person's face imaged by the camera 10.例文帳に追加

動く画像を捕らえるビデオカメラ１０を備え、このカメラ１０により撮像した画像をディジタル化し所定周期で記憶する半導体メモリや磁気記憶装置等から成る記憶装置と、カメラ１０により撮像した人の顔の目の位置を認識する目位置認識手段とを構成するコンピュータ１４を設ける。 - 特許庁

To be specific, each driving circuit includes driving transistors 17 which supply constant currents to the respective elements 16 and memory sections 20 which hold digital video signals that are periodically updated and control the length of the conductive period of the transistors 17 with respect to the updating cycle of the digital video signals in accordance with the digital video signals.例文帳に追加

特に各駆動回路は有機ＥＬ素子１６に定電流をそれぞれ流す駆動トランジスタ１７、および周期的に更新されるデジタル映像信号を保持し、デジタル映像信号の更新周期に対する駆動トランジスタ１７の導通期間の長さをデジタル映像信号に対応して制御するメモリ部２０を含む。 - 特許庁

In a third pipe line stage, the associative memory core output result in the previous clock cycle is analyzed, and one winner is decided based on specific priority when a plurality of winners are detected in the retrieval result, and distances between the addresses indicating the locations of the lines of the winners and the input data and the winners are encoded for output.例文帳に追加

第３パイプラインステージにおいて、前回のクロックサイクルの前記連想メモリコア出力結果を分析し、検索結果に複数のウィンナがある場合に特定の優先度に基づいて１つのウィンナを決定し、そのウィンナの行の場所を示すアドレスと入力データとウィンナ間の距離を符号化出力する。 - 特許庁

The first signal processing unit writes and reads an input signal, to and out of the delay memory through the access circuit and performs first signal processing for writing and reading the signal to and out of the double memories in each sampling cycle, according to a control signal generated by the μ program.例文帳に追加

第１信号処理部は、各サンプリング周期毎に、μプログラムから生成される制御信号に基づいて、入力信号に対して、アクセス回路を用いて行われる遅延メモリに対する信号の書込み及び読出しと、二重化メモリに対する信号の書込み及び読出しを含む第１信号処理を施す。 - 特許庁

The inductance Lr of a reactor L1 for resonance of a converter circuit part 1 and the capacitance Cr of a capacitor C1 for resonance are already known, and when each value Lr and Cr is settled, the cycle Tn of a resonance current and the property impedance Zn are settled, so each value Tn and Zn is stored in advance in the memory of a control circuit 3.例文帳に追加

コンバータ回路部１の共振用リアクトルＬ１のインダクタンスＬｒおよび共振用コンデンサＣ１のキャパシタンスＣｒは既知で、各値Ｌｒ，Ｃｒが決まると共振電流の周期Ｔｎおよび特性インピーダンスＺｎが決まるので、制御回路３のメモリに、各値Ｔｎ，Ｚｎを予め格納しておく。 - 特許庁

This semiconductor memory has such a feedback circuit that the potential of a read-out signal is not reduced in the next operation cycle even if the pre-charge potential of a bit lines BL is raised from 1/2 Vaa by feeding back variation of a pre-charge potential δ 1/2 Vaa of the bit line BL to a plate electrode of a cell capacitor.例文帳に追加

本発明の半導体記憶装置は、ビット線ＢＬのプリチャージ電位1/2Ｖaaの変動分δＶaaをセルキャパシタのプレート電極に帰還することにより、ビット線ＢＬのプリチャージ電位が1/2Ｖaaから上昇しても、次の動作サイクルにおいて読み出し信号の電位の低下を生じない帰還回路を有する。 - 特許庁

In the lighting apparatus 1, (2^m-1) grayscale frame data fr, supplied to a controller 3, are divided by a division number D, and the D pieces of (2^m-1) grayscale frame data frd are transferred to the m-bit grayscale memory 7 of an LED driver IC 5 within a transfer cycle of one frame data.例文帳に追加

電光表示装置１では、制御器３に供給される(２^m−１)階調のフレームデータｆｒを分割数Ｄで分割し、これらＤ個の(２^m−１)階調の各分割フレームデータｆｒｄを、１フレームデータの転送周期内でＬＥＤドライバＩＣ５のｍビットの階調メモリ７に転送している。 - 特許庁

The memory device which performs the refresh operation is provided with: a temperature sensing means which outputs a voltage that is temperature-sensed in accordance with the temperature variation; an analog to digital converting means which outputs an N bit digital value corresponding to the temperature-sensed voltage; and a refresh control means which controls the refresh operation cycle correspondingly to the N bit digital value.例文帳に追加

リフレッシュ動作を行うメモリ装置において、温度変化に対応して温度感知された電圧を出力する温度感知手段と、前記温度感知された電圧に対応するＮビットのデジタル値を出力するアナログ-デジタル変換手段と、前記Ｎビットのデジタル値に対応してリフレッシュ動作周期を制御するリフレッシュ制御手段とを備える。 - 特許庁

When two data of double data specification outputted from the same output terminal at the same cycle are read out from a memory cell array, by providing a delay circuit at one side of a sense amplifier enable-signal /SAE, a sense amplifier 1 and a sense amplifier 2 are activated, timing at which two data are sensed is deviated, peak current flowing in the sense amplifier 1 and the sense amplifier 2 is deviated.例文帳に追加

ダブルデータレート仕様で、同一出力端子から同一サイクルに出力する２個のデータをメモリセルアレイから読み出す際に、センスアンプイネーブル信号／ＳＡＥの一方に遅延回路を設けることにより、センスアンプ（１）、センスアンプ（２）を活性化して２個のデータをセンスするタイミングをずらし、センスアンプ（１）、センスアンプ（２）に流れるピーク電流をずらす。 - 特許庁

A multiplexer 8 selects a decoding signal XnDm of an external address side or a decoding signal XnRm of a refresh address side so that refresh operation and Read/Write operation are performed continuously in one memory cycle based on an external address transmitting signal EXTR and a refresh address transmitting signal RFTR, and outputs it as a decoding signal XnMm.例文帳に追加

マルチプレクサ８は、外部アドレス伝達信号ＥＸＴＲ及びリフレッシュアドレス伝達信号ＲＦＴＲに基づき、１メモリサイクル中にリフレッシュ動作とRead/Write動作が連続して行われるように、外部アドレス側のデコード信号ＸｎＤｍまたはリフレッシュアドレス側のデコード信号ＸｎＲｍを選択してデコード信号ＸｎＭｍとして出力する。 - 特許庁

The transmission data read processing part 1-21 reads pieces of the transmission data in order of address at fixed cycle, the transmission data write processing part 1-12 is informed of transmission timing information about the transmission data, writes the transmission data in the address of reading timing of the memory by the transmission data read processing part 1-21 matched to transmission timing and adjusts the transmission timing.例文帳に追加

送信データリード処理部１−２１は、一定の周期で送信データをアドレス順に読み出し、送信データライト処理部１−１２は、送信データの送信タイミング情報の通知を受け、該送信タイミングに合致する、送信データリード処理部１−２１によるメモリの読み出しタイミングのアドレスに、該送信データを書き込み、送信タイミングを調整する。 - 特許庁

The orbital parameter calculating program is equipped with functions (11, 12, 13, and 14) calculating quasi-recurrent orbital parameters satisfying the solar cycle condition, based on a specified orbital altitude extent, to store them to a memory means and the function (15) for deciding the orbit of the earth observation satellite using the quasi-recurrent parameters.例文帳に追加

本発明の軌道パラメータ算出プログラムは、指定された軌道高度範囲に基づいて、太陽同期条件を満たす準回帰軌道パラメータを算出し、それらをコンピュータの記憶手段に格納する機能（１１、１２、１３、１４）と、前記準回帰パラメータを用いて前記地球観測衛星の軌道を決定する機能（１５）とを備える。 - 特許庁

In pre-replacement processing S11, a memory effect is provided to a battery module for replacement by at least either performing a cycle charging/discharging of the battery module before shipment with its width of SOC limited to a medium range, or leaving the battery module for a given time at a temperature higher than room temperature after setting the initial SOC.例文帳に追加

電池交換前処理Ｓ１１において、出荷前に、交換用電池モジュールに対して、例えば、ＳＯＣの変化幅を中間域に限定してサイクル充放電を行うこと、初期ＳＯＣを設定した後、常温よりも温度が高い環境で所定時間放置することのうち少なくとも１つを実施して、交換用電池モジュールにメモリー効果を付与する。 - 特許庁

Furthermore, a first-in/first-out memory FIFO is provided for sample insertion or sample deletion such that sample insertion or sample deletion is executed in the sample region with improved reliability and a method with improved cycle slip detection is recommended in order to enhance robustness against noise and inappropriately selected timing loop parameters.例文帳に追加

さらに、先入れ先出しメモリＦＩＦＯがサンプル挿入または削除のために設けられ、それは、サンプル挿入またはサンプル削除が向上した信頼性を伴ってサンプル領域で行われ、サイクルスリップ検出の改善された方法が雑音および不適切に選ばれたタイミングループパラメータに対する頑健性の増強のために推奨される。 - 特許庁

A first group technique focuses the lens on inadequate subthreshold value behaviors of deteriorated memory elements by carrying out cycle operation of the cells, then programming them to a potential higher than earth potential, and then reading the cells with a control gate voltage lower than a threshold voltage for the potential in order to see whether the cells are conducted.例文帳に追加

第１の組の技法は、セルをサイクル動作させ、次いでそれらを接地状態よりも高い状態へとプログラムし、次いでそれら導通しているかどうかを見るためにこの状態のしきい値電圧より低いコントロールゲート電圧によってそれらを読み出すことで劣化記憶素子の不十分な副しきい値挙動に焦点を合てる。 - 特許庁

An electronic certificate issued by an authentication office, which certifies that responsible persons such as a manufacturer, a seller, a consumer, a recycle agent, and a disposal agent who should be responsible to the waste of a product within the life cycle from the manufacture of the product to the disposal thereof properly perform treatments corresponding to their own responsibility, respectively, is stored in a memory attached to the product.例文帳に追加

製品の製造から廃棄までのライフサイクル内で、その製品の廃棄に対して責任を持つべきである、製造業者、販売業者、消費者、回収業者、廃棄業者などの有責任者が、それぞれ自己の責任に対応する処理を適切に行ったことを証明する、認証局によって発行された電子証明書を、製品に添付されたメモリに格納する。 - 特許庁

The control part 110 outputs a control signal RSP for establishing a pull-up voltage level of the data terminal SDA at a low voltage level in the m-th clock cycle (m is an integer of 1≤m≤n), among the first to n-th clock cycles (n is an integer of ≥2) input to the clock terminal SCK, corresponding to ID information of the memory device 100.例文帳に追加

制御部１１０は、クロック端子ＳＣＫに入力されるクロックの第１〜第ｎ（ｎは２以上の整数）のクロックサイクルのうちの当該記憶装置１００のＩＤ情報に対応する第ｍ（ｍは１≦ｍ≦ｎである整数）のクロックサイクルにおいて、プルアップされたデータ端子ＳＤＡの電圧レベルを低電位レベルに設定するための制御信号ＲＳＰを出力する。 - 特許庁

This case inside temperature control device 1 of a showcase controls a case inside temperature in a specific range by controlling opening- closing driving of a solenoid valve 3 in a refrigerating cycle via a valve driving part 14 on the basis of a comparing result of the case inside temperature detected by a temperature sensor S and thermodifferential, and opening time of the solenoid valve stored in a memory 15.例文帳に追加

本発明のショーケースの庫内温度制御装置１は、ＣＰＵ１１により、温度センサＳの検出した庫内温度とサーモディファレンシャルとの比較結果及びメモリ１５に記憶された電磁弁の開時間に基づき、弁駆動部１４を介して冷凍サイクル内の電磁弁３の開閉駆動を制御し、庫内温度を一定範囲内に制御するものである。 - 特許庁

A memory storing a relation between percentage data expressed by the half cycle of the percentage for AC power source during 100% current application for heater calorie, power application start phase angle and the power application start phase angle is provided, and the power application start time is calculated from the detection time interval for zero cross point and the percentage data in configuration.例文帳に追加

ヒータ熱量と通電開始位相角および、前記通電開始位相角を１００％通電時の交流電源半サイクルに対する百分率で表した百分率データとの関係を記憶したメモリを備え、ヒータに通電する交流電源の通電開始時間を、ゼロクロス点の検出時間間隔と前記百分率データより算出するように構成した。 - 特許庁

In the method for performing the read and write operations in the semiconductor memory device having the input/output architecture comprising the separate data input bus and data output bus, when a read command is inputted in one cycle, a read operation is performed in synchronization with a clock and a write operation is performed in synchronization with a signal that operates during the read operation.例文帳に追加

データ入力バスとデータ出力バスが分離された入出力構造となった半導体メモリ装置で読み出しと書き込みを動作する方法において、１サイクルで読み出し命令が入力されると、クロックに同期されて読み出し動作が行われる段階と、前記読み出しの間に動作する信号に同期されて書き込み動作が行われる段階と、からなる - 特許庁