「memory cycle」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

This numerical control device 100 for interpolating several connectable control shafts 170 is provided with a control shaft information memory means 150 for storing the control shaft information related to the control shafts and an interpolation control cycle setting means for setting an interpolation control cycle as an interval of the interpolation in response to the control shaft on the basis of the control shaft information read from the control shaft information memory means.例文帳に追加

接続可能な複数の制御軸（１７０）に対して補間処理を行い得る数値制御装置（１００）において、制御軸に関する制御軸情報を記憶する制御軸情報記憶手段（１５０）と、制御軸情報記憶手段から読込んだ制御軸情報に基づき制御軸に応じて補間処理の間隔である補間制御周期を設定する補間制御周期設定手段とを備えることを特徴とする数値制御装置。 - 特許庁

In the error correcting method for the data storage device to repeatedly perform the error correction of SEU of a volatile memory 2 with a prescribed cycle, error rate is enhanced while enabling follow-up to changes in intensity of the radioactive rays by statistically measuring error generation quantity, shortening the prescribed cycle when the measured error generation quantity is increased and setting the prescribed cycle longer when the measured error generation quantity is reduced.例文帳に追加

揮発性メモリ２のＳＥＵ誤り・訂正を所定の周期で繰り返し行なうデータ記憶装置の誤り訂正方法であり、誤り発生量を統計的に測定し、測定された誤り発生量が増加する場合には所定の周期を短縮し、測定された誤り発生量が減少する場合には所定の周期を長く設定することにより、放射線強度の変化に追従を可能としつつ誤り率を向上させている。 - 特許庁

Then, the semiconductor integrated circuit device is characterized by writing the code bit corresponding to the data bit to the code bit storage memory (3) at least one cycle after writing the data bit to the data bit storage memory (1) when receiving a data write instruction.例文帳に追加

そして、データビット格納用メモリ(1)とコードビット格納用メモリ(3)とは独立に制御可能とし、データ書き込み命令を受けた際、データビット格納用メモリ(1)へのデータビットの書き込みに対して少なくとも１サイクル後に、データビットに対応するコードビットをコードビット格納用メモリ(3)へ書き込むようにしたことを特徴とする。 - 特許庁

The memory device includes a temperature information outputting device that outputs a temperature information code including temperature information of the memory device and a control signal generating section that receives the temperature information code and generates a control signal in a self-refresh cycle, whose state does not change due to the change of temperature at a predetermined value or lower.例文帳に追加

メモリ装置の温度情報を含む温度情報コードを出力する温度情報出力装置と、前記温度情報コードを受信して、一定値以下の温度変化ではその状態が変わらないセルフリフレッシュ周期の制御信号を生成する制御信号生成部とを備えるメモリ装置を提供する。 - 特許庁

A semiconductor integrated circuit sets priority to the plurality of processors, measures a waiting cycle occurring within a memory I/F 400 for each of the plurality of processors, and controls an access to the memory for each of the plurality of processors by using an arbiter 200 on the basis of the measured value so that a request from a processor of lower priority is not received.例文帳に追加

複数のプロセッサに優先度を設定し、複数のプロセッサの夫々についてメモリＩ／Ｆ内で発生した待ちサイクルを計測し、計測した値に基づき優先度の低いプロセッサからの要求を受理しないようにアービタを用いて複数のプロセッサ毎のメモリへのアクセスを制御することとした。 - 特許庁

The semiconductor laser device comprises a laser unit including a semiconductor laser, a memory storing the amplitude information of a wavelength dither signal with a resolution less than one cycle of the wavelength dither signal input to the laser unit, and a dither producing portion producing the wavelength dither signal on the basis of the amplitude information stored in the memory.例文帳に追加

半導体レーザ装置は、半導体レーザを含むレーザユニットと、レーザユニットに入力する波長ディザ信号の１周期未満の分解能で波長ディザ信号の振幅情報を格納するメモリと、メモリに格納された振幅情報に基づいて波長ディザ信号を生成するディザ生成部と、を備える。 - 特許庁

In particular, if an output synchronous signal is output to be transmitted at (1/2)V to an input synchronous signal (cycle V) of the input image data, a half degree of one screen can be made as the capacity of the image memory, thereby remarkably reducing the capacity of the image memory more than the conventional.例文帳に追加

特に、入力画像データの入力同期信号（周期Ｖ）に対して、出力同期信号を（１／２）Ｖ送らせて出力するようにすれば、画像メモリの容量として、１画面分の半分程度で済ませることが可能となり、これにより、画像メモリの容量を従来よりも大幅に削減することが可能となる。 - 特許庁

The electric charge holding characteristics of the memory cell in transition period is improved by detecting fluctuation of the substrate voltage VBB in accordance with drop of the power source voltage VDD in the case of transition to the data retention mode, shortening cycle of refreshing operation during fluctuation period or simultaneously refreshing plural memory cells.例文帳に追加

データリテンションモードへ移行した際の電源電圧ＶＤＤの降下に伴う基板電圧ＶＢＢの変動を検出し、この変動期間中のリフレッシュ動作の周期を短縮したり、あるいは同時に複数のメモリセルをリフレッシュしたりすることにより、この過渡期間におけるメモリセルの電荷保持特性の改善を図る。 - 特許庁

More specifically, the control part acquires the control amount from an encoder signal processing circuit for each motor with respect to the motor whose control cycle has come when the interrupting signal is input, reads the operation amount which has been calculated in a previous time and stored in a memory from the memory, and sets it to the motor drive circuit (T_io).例文帳に追加

具体的に、制御部は、割込み信号が入力されると、制御周期が到来したモータについて、モータ毎に、制御量をエンコーダ信号処理回路から取得すると共に、前回算出してメモリに記憶しておいた操作量をメモリから読出し、これをモータ駆動回路に設定する（Ｔ＿ｉｏ）。 - 特許庁

Repeated actions in the cardiopulmonary functions are plotted in one cycle, sampling locations on a time axis are set dense or coarse in terms of the usefulness from medical standpoints and memory parts 5 are arranged correspondingly to the respective sampling locations to make the memory parts 5 store sampling data while a standard deviation value is calculated to set upper and lower limit values.例文帳に追加

心肺機能の繰り返し動作を１サイクルとして、時間軸のサンプリング箇所を医療に役立つ箇所に応じて密または粗に設定し、各サンプリング箇所に対応してそれぞれ記憶部５を設け、記憶部５にサンプリングデータを記憶させると共に標準偏差値を作成し、上下限値を設定する。 - 特許庁

A clock-synchronized memory is provided with an AL setting register 132 used for setting a value (front-loaded latency) specifying a supply cycle of a read or write command, and a delay control circuit 126 for delaying internal control signals MAE, WBE by the prescribed cycle time in accordance with a value set to the AL setting register 132.例文帳に追加

クロック同期型のメモリにおいて、読出しまたは書込みコマンドの投入サイクルを指定する値（前倒しレイテンシ）を設定可能なＡＬ設定レジスタ１３２と、ＡＬ設定レジスタ１３２に設定された値に応じて所定のサイクル時間だけ内部制御信号ＭＡＥ，ＷＢＥを遅延させるための遅延制御回路１２６とを備える。 - 特許庁

This apparatus is provided with the control unit consisting of a CPU 31 provided in a servo board 30, a shaft control cycle parameter setting part 52 provided in a mounter system control unit 50, and a shaft control cycle parameter receiving part 32 provided in the servo board 30 to set control cycles of the servo motors by the control unit, a memory 33, and a driver board interface 34.例文帳に追加

サーボボード３０に設けられたＣＰＵ３１からなる制御部と、この制御部によるサーボモータの制御周期を設定するためにマウンタシステム制御部５０に設けられた軸制御周期パラメータ設定部５２及びサーボボード３０に設けられた軸制御周期パラメータ受取部３２と、メモリ３３と、ドライバボードインターフェース３４とを備える。 - 特許庁

Then, control information contained in a plurality of main control signals received during any one segment of the first sampling cycle is accumulated and stored in the primary memory area of input signals at a RAM and after the one segment of the cycle passes, the control information accumulated is unified into one and incorported into the first followup control signal to be outputted to a display control circuit 53.例文帳に追加

そして、第１サンプリング周期の任意に１周期中に受信した複数の主制御信号に含まれる制御情報を、ＲＡＭの入力信号一次記憶領域に蓄積して記憶し、その１周期の経過後に、蓄積された制御情報を１つに纏めて第１の従制御信号に含め、表示制御回路５３に出力する。 - 特許庁

Data showing application voltages V1-V3 to an photodetector and data D11-D46 converting a signal obtained from the photodetector corresponding thereto digital values in a cycle unit obtaining a specimen side signal and a reference side signal are stored to a memory, and a proper application voltage V4 in a next cycle T4 is calculated from their past data.例文帳に追加

試料側信号及び参照側信号が得られる周期単位で、光検出器への印加電圧Ｖ１〜Ｖ３を示すデータと、それに対応して光検出器から得られる信号をデジタル値に変換したデータＤ11〜Ｄ46とをメモリに格納しておき、それら過去のデータから、次の周期Ｔ４における適切な印加電圧Ｖ４を算出する。 - 特許庁

The initial value of an integral control portion Iout when the braking force control interrupted is to be resumed, is set to a value obtained by subtracting the proportional control portion as shown by D from the target braking force memory value memTdcom at the time of the anti-skid cycle being started.例文帳に追加

中止されていた制動力制御が再開される時の積分制御分Ioutの初期値を、アンチスキッドサイクル開始時目標制動力記憶値memTdcomからＤで示すような比例制御分を差し引いて求めた値とする。 - 特許庁

To provide a nonaqueous electrolyte secondary battery having high capacity and excellent overdischarge cycle characteristics, for using as a power source for memory backup, and to provide an active material for the nonaqueous electrolyte secondary battery.例文帳に追加

メモリーバックアップ用電源として用いることができる非水電解質二次電池であって、電池容量が大きく、かつ優れた過放電サイクル特性である非水電解質二次電池及び非水電解質二次電池用活物質を提供する。 - 特許庁

When a test is started, a control means 110 generates a timing signal for generating a test pattern signal according to set information and generates the address designation signal of the test pattern memory means 130 every cycle period.例文帳に追加

試験が開始されると、制御手段１１０は、設定情報に従ってテストパターン信号を生成するタイミング信号を発生するとともに、サイクル周期毎にテストパターン記憶手段１３０のアドレス指定信号を発生する。 - 特許庁

To eliminate the necessity of user's memory management by effectively utilizing an unused area of an EEP-ROM in an ID tag, to reduce a cost for substituting a new ID tag for an old one and to shorten the cycle time of a machine device.例文帳に追加

ＩＤタグ内のＥＥＰ−ＲＯＭの未使用領域を有効に利用してユーザによるメモリ管理を不要にするとともにＩＤタグを新品に交換する費用を削減し、機械装置のサイクルタイムを短縮することを目的とする。 - 特許庁

Moreover, the control circuit 26 activates a latch data signal in a third K cycle and a burst memory 20 outputs a pre- accessed data after a delayed time.例文帳に追加

バースト・アドレスは、非同期メモリ・コア４０の入力に駆動されるが、非同期メモリ・コア４０からの出力データは、第１サイクルの直後である周期的なクロック信号の第２サイクル後に生じる周期的なクロック信号の第３サイクルまでラッチされない。 - 特許庁

In addition, by continuous access determination and by including a bus sizing function, the shortening of the access cycle is realized, and the circuit size can be reduced by using signal input from the outside to generate refresh timing to the memory 4.例文帳に追加

また、連続アクセス判定やバスサイジング機能を有することでアクセスサイクルの短縮を実現するとともに、外部からの信号入力を利用してメモリ４へのリフレッシュタイミングを生成することにより、回路削減が可能となる。 - 特許庁

Printing devices 20-1 to 20-n respectively store the information of the residual toner of a toner cartridge or an issued error number in an internal memory as status data, and transmit the status data to information processors 10-1 to 10-n in a fixed cycle.例文帳に追加

印刷装置２０-１〜２０-ｎは、トナーカートリッジのトナー残量や発したエラー番号の情報を状態データとして内部メモリに格納し、一定周期で状態データを情報処理装置１０-１〜１０-ｎに送信する。 - 特許庁

The memory (118) stores image data derived from the image signals for first and second sub-regions (110, 111) of the region of interest (108) acquired during a first and second occurrence of a physiologic cycle.例文帳に追加

メモリ（１１８）は、生理的サイクルの第１及び第２の生起中に取得された関心領域（１０８）の第１及び第２の部分領域（１１０，１１１）についての撮像信号から導き出された画像データ（１４２）を記憶する。 - 特許庁

To provide an arithmetic processing unit and method which can use a memory device of a single port having a transfer speed equivalent to that of the arithmetic processing unit and can reduce a cycle invalidated at the time of execution of a condition branching instruction.例文帳に追加

演算処理装置と同等の転送速度を持つシングルポートのメモリ装置を用いることができ、また、条件分岐命令実行時に無効となるサイクルを削減することができる演算処理装置及び方法を提供すること。 - 特許庁

An integrated circuit for digital signal processing includes doubled memories which are doubled for top and reverse sides and have top and reverse regions replaced by each sampling cycle, the access circuit which reads and writes signals out of and to the delay memory, and a first signal processing unit and a second signal processing unit.例文帳に追加

表裏に二重化され、サンプリング周期毎に表裏の領域が入れ替わる二重化メモリと、遅延メモリに対して信号の読書きを行うアクセス回路と、第１信号処理部と第２信号処理部を備える。 - 特許庁

While the prescribed time T elapses, a clock signal generation circuit 10 successively reads a plurality of the digital signals stored in the memory circuit 8 and reproduces clock signals synchronized with a signal cycle of transmitted encoded data.例文帳に追加

その所定時間Ｔが経過するまでの間に、クロック信号再生回路１０は、メモリ回路８に記憶された複数個のデジタル信号を、順次読み出し、送信符号化データの信号周期に同期したクロック信号を再生する。 - 特許庁

A position of the servo shaft (mechanical movable part to be driven by servo motors 17x, 17z) and a position of the spindle shaft (spindle driven by sprindle motor 19) are collected for each specified cycle at the same timing and memorized in a memory means 21.例文帳に追加

サーボ軸（サーボモータ１７ｘ、１７ｚで駆動される機械可動部）の位置と前記スピンドル軸（スピンドルモータ１９で駆動される主軸）の位置とを同一のタイミングで所定周期毎に収集し、記憶手段２１に記憶する。 - 特許庁

To keep a high speed operation cycle by reducing the number of terminals required for command input and the number of terminals required for address input in a method for controlling the operation of a semiconductor memory provided with a plurality of operation modes and in a semiconductor memory provided with a plurality of operation modes.例文帳に追加

本発明は、複数の動作モードを備えた半導体記憶装置の動作制御方法および複数の動作モードを備えた半導体記憶装置に関し、コマンドの入力に必要な端子数、アドレス入力に必要な端子数を低減すること、および端子数の低減によっても高速な動作サイクルを維持することを目的とする。 - 特許庁

This circuit is provided with a frame processing part 20 for inputting plural signals from the plural data generating sources and processing them in a frame cycle, a memory (FIFO) 30 for holding the result processed by this frame processing part 20, and a selector (SEL) part 40 for coupling contents processed for the unit of a frame by successively switching processing contents held in this FIFO memory.例文帳に追加

複数のデータ発生源からの複数の信号が入力されフレーム周期で処理するフレーム処理部２０と、このフレーム処理部２０で処理された結果を保持するメモリ（ＦＩＦＯ）３０と、このＦＩＦＯメモリに保持されている処理内容を順次切り替えることによりフレーム単位で処理した内容を結合する選択（ＳＥＬ）部４０とを備える。 - 特許庁

This cache storage device is provided with a cache memory 31 for storing a part of data consisting plural data blocks for every data block and a cache control part 21 for controlling whether storage data stored in the cache memory 31 is to be updated or not in accordance with a hit rate obtained in respective cycles with the prescribed number of the update operations of the data blocks as one cycle.例文帳に追加

複数のデータブロックからなるデータの一部を前記データブロック毎に格納するキャッシュメモリ３１と、前記データブロックの所定数の更新動作を１サイクルとして各サイクルで求められるヒット率に応じて前記キャッシュメモリに格納されている格納データを更新するか否かを制御するキャッシュ制御部２１とを備えている。 - 特許庁

A data transmission control switching part 18 generates the address of an image memory 12 for reading CMYK image data in a plane sequence when the decision result indicates the engine is a 4-cycle engine, and divides an image bus into four and generates the address of the image memory 12 for reading the CMYK image data in a dot sequence divisionally by 2 bits when the judged result is a tandem engine.例文帳に追加

データ送信制御切替部１８は、判定結果が４サイクルエンジンであったときには、ＣＭＹＫの画像データを面順次で読み出すための画像メモリ１２のアドレスを生成し、タンデムエンジンであったときには画像バスを４分割し、ＣＭＹＫの画像データを２ビットずつ分割して点順次で読み出すための画像メモリ１２のアドレスを生成する。 - 特許庁

To achieve speeding up of tAA without increasing a circuit scale in a semiconductor memory device sharing a control system during CL6 (CAS latency 6) with CL5 (CAS latency 5) and having an output configuration of "CL5+1 clock cycle" only during CL6.例文帳に追加

ＣＬ６（ＣＡＳレイテンシ６）時における制御方式をＣＬ５（ＣＡＳレイテンシ５）と共有し、ＣＬ６時のみ「ＣＬ５+１クロックサイクル」の出力構成を持つ半導体記憶装置において、回路規模を大きくせずに、ｔＡＡの高速化を図る。 - 特許庁

To provide a semiconductor memory device wherein when two word lines are activated at the same cycle for refreshing, the two word lines corresponding to the same bit line are not simultaneously activated even when the range of replacing a defective word line is not limited.例文帳に追加

同一周期にて２本のワードラインを活性化させてリフレッシュを行う際、不良ワードラインを置換する範囲を制限せずとも、同一ビットラインに対応するワードラインを２本同時に活性化させない半導体記憶装置を提供する。 - 特許庁

In the case that a user tries to reproduce the digital contents recorded in a medium such as a memory card, a life cycle data extraction part 1a judges whether or not the contents are to be secondarily utilized, and in the case of secondary utilization, it is reported to a secondary utilization management module 2.例文帳に追加

利用者がメモリーカードなどの媒体に記録されたデジタルコンテンツを再生しようとした場合には、ライフサイクルデータ抽出部１ａがコンテンツが二次利用かどうかを判断し、二次利用である場合は、二次利用管理モジュール２に通知する。 - 特許庁

The write-amplifier 23 writes selectively and simultaneously write-in data held in the write-register 22 corresponding to the set write-release flag Wrk in a memory cell array 11 when interruption of the burst cycle is indicated by a control signal/CE.例文帳に追加

ライトアンプ２３は，制御信号／ＣＥによってバーストサイクルの中止が指示されたとき，セットされているライトリリースフラグＷＲｋに対応するライトレジスタ２２ｋに保持されている書込データを，選択的に，且つ，同時にメモリアレイ１１に書き込む。 - 特許庁

A well potential control part 13 drops N well potential or raises power supply potential of P channel field effect transistors M1 and M2 of a memory cell MC in the timing when the potential of a word line WL shifts to a low level from a high level in a writing cycle.例文帳に追加

ウェル電位制御部１３は、書き込みサイクル内においてワード線ＷＬの電位がハイレベルからロウレベルに移行するタイミングでメモリセルＭＣのＰチャンネル電界効果トランジスタＭ１、Ｍ２のＮウェル電位を下降または電源電位を上昇させる。 - 特許庁

The nonvolatile memory device includes a word line voltage generator circuit for generating a word line voltage to be supplied to a selected row in response to step control signals and a program controller for sequentially activating the step control signals during a program cycle.例文帳に追加

不揮発性メモリ装置はステップ制御信号に応答して選択された行に供給されるワードライン電圧を発生するワードライン電圧発生回路と、プログラムサイクルの間ステップ制御信号を順次に活性化させるプログラム制御器とを含む。 - 特許庁

A workpiece counter indicating the number of machined workpieces is counted up by 1 (S19), the tool number of the spare tool used for the machining and the value of the workpiece counter are stored in the work memory of a RAM 53 (S20), and a cycle completion signal is output (S21).例文帳に追加

加工終了したワークの個数を示すワークカウンタを１だけカウントアップさせ（Ｓ１９）、加工に使用した予備工具の工具番号とワークカウンタの数値をＲＡＭ５３のワークメモリに記憶させて（Ｓ２０）、サイクル終了信号を出力する（Ｓ２１）。 - 特許庁

Therefore, when data transfer from the I/O equipment 138 to the main storage device 135 is requested and these data are held in the associated memory 106, a bus cycle does not occur on the system bus 132 so that the data can be transferred at high speed.例文帳に追加

従って、Ｉ／Ｏ機器１３８から主記憶装置１３５へのデータ転送要求が生じたとき、このデータが連想メモリ１０６に保持されていればシステムバス１３２上でバスサイクルが発生しないので、高速にデータを転送することができる。 - 特許庁

The controller 100 activates simultaneously all block selecting signal generators in a bit line setup section and a recovery section of a program cycle, and sets respectively word lines of all memory blocks to arbitrary voltage (e.g. ground voltage, power source voltage, or intermediate voltage).例文帳に追加

コントローラはプログラムサイクルのビットラインセットアップ及びリカバリ区間で、全てのブロック選択信号発生器を同時に活性化させ、全てのメモリブロックのワードラインを任意の電圧（例えば、接地電圧、電源電圧、又は中間電圧）に各々設定する。 - 特許庁

The data transfer device includes a buffer memory temporarily holding data transferred between a first system and a second system, so that data can be transferred even when the first system is in a cycle steal mode and the second system is in a burst mode.例文帳に追加

第１のシステムと第２のシステムとの間で転送されるデータを一旦保持するバッファメモリを備えているので、第１のシステムがサイクルスチールモード、第２のシステムがバーストモードでＤＭＡ転送を行う場合であっても、データの転送を行うことができる。 - 特許庁

This memory is provided with a VBB level changing circuit 12 shallowing negative voltage VBB applied as substrate voltage in accordance with shift to a self-refresh mode and a refresh cycle frequency divider 10 lengthening a self-refresh period in accordance with shift to the self-refresh mode.例文帳に追加

セルフリフレッシュモードへの移行に応じて基板電圧として印加される負電圧ＶＢＢを浅くするＶＢＢレベル変更回路１２と、セルフリフレッシュモードへの移行に応じてセルフリフレッシュの周期を長くするリフレッシュサイクル分周器１０とを設けた。 - 特許庁

A frequency conversion memory 3 stores four tables beforehand, each of which contains sine positive value data, cosine positive value data, sine negative value data, and cosine negative value data (called generally as sine wave data) for one cycle of a frequency fb.例文帳に追加

周波数変換メモリ３は、それぞれが周波数ｆｂの一周期に対する正弦の正値データ，余弦の正値データ，正弦の負値データ及び余弦の負値データ（正弦波データと総称する）から成る４つのテーブルを予め格納している。 - 特許庁

The host computer 10 writes valid data transferred from the memory controller 20 in the first data buffer, transfers a write burst data block to the second data buffer to write it and outputs the write burst data block to the system bus 11 in a valid data transfer clock cycle.例文帳に追加

ホストコンピュータは、メモリコントローラから転送される有効データを第１のデータバッファに書き込み、ライトバーストデータブロックを第２のデータバッファに転送して書き込み、かつライトバーストデータブロックを有効データ転送クロックサイクルにシステムバスに出力する。 - 特許庁

A floor heating controller 52 previously stores, in a memory, a matching map of a temperature difference between a detected room temperature set assuming the hot water supply at 60°C and a target floor heating temperature with an ON/OFF pattern in a predetermined control cycle of a thermomotive valve 15.例文帳に追加

床暖房コントローラ５２は、６０℃の温水供給を想定して設定された検出室温と目標床暖房温度との温度差と熱動弁１５の所定制御周期におけるＯＮ／ＯＦＦパターンとの対応マップを予めメモリに記憶している。 - 特許庁

Then a driving pattern for diagnosis defined by the vehicle speed is read from the memory at a specific cycle or specific timing and the changes in the engine torque Te and the number of rotations Ne in case the vehicle is driven in such driving pattern are calculated by the drive system model.例文帳に追加

そして、所定の周期で、或いは、所定のタイミングで、車速で定義された診断用の走行パターンをメモリから読み出し、その走行パターンで車両を走行させた場合のエンジントルクＴｅ及び回転数Ｎｅの変化を駆動系モデルによって計算する。 - 特許庁