「multi-processor system」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

To reduce the capacity of an instruction memory, and to flexibly assign a program area whose application is required by constituting an instruction memory as a multi-port memory in the constitution of a multi-processor system in which a processor and an instruction memory are mounted one to one.例文帳に追加

プロセッサとインストラクション・メモリを１対１に装備したマルチプロセッサシステムの構成で、インストラクション・メモリをマルチポート・メモリにすることによって、インストラクション・メモリの容量を削減することと共に、アプリケーションの必要とするプログラム領域を柔軟に割り当てることができる。 - 特許庁

To evaluate performance when parallel software operates in an information processing system having a multi-core processor by using non-parallel software.例文帳に追加

並列化されていないソフトウェアを用いて、マルチコアプロセッサを有する情報処理システムで並列化したソフトウェアを動作させたときの性能を評価する。 - 特許庁

The activity information related with various sub-systems is monitored so that it is possible to compute temperatures at various points in the multi-processor system.例文帳に追加

種々のサブシステムに関連する活動情報を監視することにより、マルチプロセッサ・システム内の種々の点に於ける温度を計算することが出来る。 - 特許庁

The cache memory functions as a shared FIFO memory when used for communication between the processors in a multi-processor system, and data that have been used are deleted automatically.例文帳に追加

このキャッシュメモリをマルチプロセッサシステムにおけるプロセッサ間通信に利用すると、共有ＦＩＦＯとして機能し、使用済データは自動的に削除される。 - 特許庁

In a symmetric multi-processor (SMP) system 100, a particular thread of an executing application program 190 requests and obtains a lock for a memory address pointer.例文帳に追加

対称マルチプロセッサ（ＳＭＣ）システム１００において、実行アプリケーション・プログラム１９０の特定スレッドがメモリ・アドレス・ポインタに対するロックを要求および獲得する。 - 特許庁

To prevent invalidation of a cache line due to entry removal of a snoop filter which maintains data coherency information for multiple caches in a multi-processor system.例文帳に追加

マルチプロセッサ・システムにおけるマルチプル・キャッシュのためのデータ・コヒーレンス情報を保持するスヌープフィルタのエントリ除去によるキャッシュラインのインバリデーションの防止。 - 特許庁

To facilitate mounting of many I/O blocks on a multiprocessor system independently from a processor block, in an address snoop method and a multi-processor system, while preventing reduction in upper limit of the performance of the multiprocessor system (increase in latency).例文帳に追加

本発明は、アドレススヌープ方法及びマルチプロセッサシステムに関し、多数のＩ／Ｏブロックをプロセッサブロックから独立させてマルチプロセッサシステムに容易に実装可能とすると共に、マルチプロセッサシステムの性能の上限の低下（レイテンシの増加）を防止可能とすることを目的とする。 - 特許庁

To provide a multi-processor system for reducing main storage access frequency, and for reducing the DA access frequency of a request agent, and for reducing the data transfer frequency of a system interface.例文帳に追加

主記憶アクセス頻度の低減とリクエストエージェントのＤＡアクセス頻度の低減とシステムインタフェースのデータ転送頻度の低減とを図ることが可能なマルチプロセッサシステムを提供する。 - 特許庁

The method and apparatus include: translating a software program by page units from a first instruction set architecture (ISA) into a second ISA using one or more processors of a set of the processors of a multi-processor system; and executing the translated software program by using the other dedicated processors of the multi-processor system.例文帳に追加

方法及び装置は、マルチプロセッサシステムのプロセッサのセットのうちの１つ以上のプロセッサを使用して、ソフトウェアプログラムを第１の命令セットアーキテクチャ（ＩＳＡ）から第２のＩＳＡにページ単位で変換し、前記マルチプロセッサシステムその他の専用のプロセッサを使用して前記変換されたソフトウェアプログラムを実行する。 - 特許庁

To provide an equalizing processor corresponding to a multi-level modulation which decreases throughout of equalizing processing while improving a bit error rate characteristic and to provide a received signal processing system, a receiver and an equalizing processing method corresponding to the multi-level modulation.例文帳に追加

ビット誤り率特性を向上しつつ、等化処理の処理量を減少する多値変調対応等化処理装置、受信信号処理システム、受信機及び多値変調対応等化処理方法を提供する。 - 特許庁

To provide a method for enhancing working rate of a system by assuring compatibility of distributed firmware and shortening system boot time and firmware update time in a computer system with multi-processor structure.例文帳に追加

マルチプロセッサ構成のコンピュータシステムにおいて、分散配置したファームウェアの整合性を保証し、かつシステム起動時間、ファームウェア更新時間を短縮する事により、システムの稼働率を向上させる方法を提供する。 - 特許庁

To provide a secure computing system that can execute a secure computing process even in the absence of a special security circuit for controlling processor-specific operations when executing a computing process using a multi-core processor.例文帳に追加

マルチコアプロセッサを用いて計算処理を実行する際、プロセッサごとの動作を制御する特別なセキュリティ回路を備えていない場合であっても、セキュアに計算処理を実行できるセキュア計算システムを提供する。 - 特許庁

By the device, the method and the computer program, memory blocks are allocated, divided into properly matched smaller storage areas with the same size and the respective storage areas are allocated to a single processor of a multi-processor system.例文帳に追加

本発明の装置、方法、コンピュータ・プログラムによれば、メモリ・ブロックが割り振られ、適正に整合された同じ大きさのより小さい記憶域に分割され、各記憶域がマルチプロセッサ・システムの単一プロセッサに割り振られる。 - 特許庁

To provide a system which encodes a multi-level image to a variable length code by simple processing and a configuration of a processor which quickly executes this variable length encoding system.例文帳に追加

多値画像を簡単な処理で可変長符号化するための方式、更にはこの可変長符号化方式を高速に実行するための処理装置の構成については、未だ確立されていない。 - 特許庁

To provide a cache coincident control capable of preventing lowering of cache access throughput and increasing of network loads in a computer system for activating a plurality of OSs on a single multi-processor system.例文帳に追加

単一のマルチプロセッサシステム上で複数のＯＳを稼動させる計算機システムにおいて、キャッシュアクセス処理能力の低下、ネットワーク負荷の増加を防ぐことができるキャッシュ一致制御を提供する。 - 特許庁

To prevent the processing of following requests from being put in a standby status by decision processing for deciding whether or not any address matching preceding write request exists in a multi-processor system.例文帳に追加

マルチプロセッサシステムにおいて、アドレス一致先行ライトリクエストが存在するか否かを判定するための判定処理によって、後続のリクエストの処理が待たされないようにする。 - 特許庁

To reduce hardware cost, improve bus and memory use efficiency and reduce power consumption in a multi-processor system having level-one and level-two caches different in line size.例文帳に追加

異なるラインサイズの１次及び２次キャッシュを備えるマルチプロセッサシステムにおいて、ハードウェアコストを低減し、且つバスとメモリの利用効率を向上させ、消費電力を低減する。 - 特許庁

To improve performance by speedily starting other task processing, when stopping the instruction execution of a processor because of the instruction of extremely low processing speed in a multi-task control processor system for the multiple operation of plural tasks.例文帳に追加

複数のタスクが多重動作するマルチタスク制御プロセッサシステムにおいて、著しく処理速度の遅い命令によりプロセッサの命令実行が停止してしまう場合、別のタスク処理を迅速に起動し性能向上を実現する。 - 特許庁

To provide a multi-processor for transferring a system call between applications of a plurality of processors connected through an extended bus and disturbing load to the other processors.例文帳に追加

拡張バスを介して接続した複数のプロセッサの各アプリ間におけるシステムコールの受け渡しを可能にし、負荷を他のプロセッサに分散することができるマルチプロセッサを提供する。 - 特許庁

To provide a system capable of eliminating a salt and pepper noise having been a problem in the conventional local binarization processing at a low calculation cost in an image processor processing a multi-level image.例文帳に追加

多値画像を処理する画像処理装置において、従来の局所的二値化処理で問題であったごま塩状ノイズを低い計算コストで除去できる方式を提供する。 - 特許庁

To share a buffer for address conversion (TLB: Translation Lookaside Buffer) among a plurality of threads without generating unnecessary multi-hit in an information processor which operates by a multithread system.例文帳に追加

マルチスレッド方式で動作する情報処理装置において、不要なマルチヒットを発生させることなく、アドレス変換用バッファ（ＴＬＢ：Translation Lookaside Buffer）を複数のスレッド間で共有できるようにする。 - 特許庁

To improve the processing speed of a multi-processor system in which a cache memory is shared by a plurality of processors by eliminating any miss hit (inter-processor competition mistake) to be generated due to the replacement of the copy of a block to be accessed by a certain processor with the copy of a block to be accessed by the other processor.例文帳に追加

複数のプロセッサがキャッシュメモリを共有するマルチプロセッサシステムにおいて、或るプロセッサがアクセス対象にしているブロックの写しが、他のプロセッサがアクセス対象にしているブロックの写しで置き換えられることに起因して発生するミスヒット（プロセッサ間の競合ミス）をなくすことにより、マルチプロセッサシステムの処理速度を向上させる。 - 特許庁

The multi-functional card reader and its security system include a card reader 13, an ID controller 11 connecting the card reader 13 to an electric lock 4, a total system controller 9 for controlling the whole system and a communication interface processor 10 provided between the total system controller 9 and the ID controller 11.例文帳に追加

カードリーダ１３と、このカードリーダ１３と電気錠４が接続されたＩＤコントローラ１１と、システム全体を管理するシステム全体管理機器９と、このシステム全体管理機器９とＩＤコントローラ１１の間に設けられた通信インターフェースプロセッサ１０とを備える。 - 特許庁

To provide a memory controller and a memory control method for surely controlling the consistency of a cache even at the time of constructing a multi-processor system by using a processor which does not notify information related with cache ejection processing.例文帳に追加

キャッシュ排出処理に関する情報を通知しないプロセッサをもちいてマルチプロセッサシステムを構築した場合であっても確実にキャッシュの整合性制御をおこなうことができるメモリ制御装置およびメモリ制御方法を提供すること。 - 特許庁

A building block (700) is used for an electronic radio system multi-function slice, and includes transmitter-receiver sets (704-710), a processor (702) coupled with the transmitter-receiver sets, and a local RF control bus (726) that is coupled between the processor and the transmitter-receiver sets.例文帳に追加

構築ブロック（７００）は、電子無線システム多機能スライスにおいて用いられ、複数の送受信機（７０４〜７１０）と、送受信機に結合されたプロセッサ（７０２）と、プロセッサおよび送受信機間に結合されたローカルＲＦ制御バス（７２６）とを含む。 - 特許庁

The processor with which the video materials are divided into a plurality of areas to create data of the divided images is not required to be arranged in each reception system device so that a multi-picture is displayed by each reception system device with the inexpensive configuration.例文帳に追加

映像素材を複数の領域に分割して分割画のデータを生成するプロセッサを受信システム装置のそれぞれに設ける必要がなく、安価な構成で各受信システム装置によってマルチ画面表示を行える。 - 特許庁

To provide an exchange system suitably interconnecting a plurality of kinds of existing communication networks, a multi-processor system of a configuration executing interconnection control and exchange control for the communication networks at a high speed, and a control method of the exchange system by means of a simple configuration and a simple procedure.例文帳に追加

複数種の既存通信網を相互接続するに好適な交換システム、高速に通信網の相互接続制御や交換制御が実行できる構成のマルチプロセッサシステム、交換システムの制御方法を簡単な構成や手順で提供する。 - 特許庁

To provide an image processor and an image processing system, that can use only a multi-value digital arithmetic circuit to carry out gamma correction at a low cost efficiently, in matching with the needs of customers.例文帳に追加

低コストで多値デジタル演算回路のみでガンマ補正ができ、更に、顧客のニーズに合ったガンマ補正が効率的に行える画像処理装置、及び画像処理システムを提供することを目的とする。 - 特許庁

To provide a directory architecture for improving the performance of a memory subsystem by using various directory requests in the various coherent states of lines, in particular, in a cache, in relation to a multi-processor data processing system.例文帳に追加

マルチプロセッサ・データ処理システムに関し、特にキャッシュ中のラインの様々なコヒーレンス状態の様々なディレクトリ要求を利用してメモリ・サブシステムの性能を改善したディレクトリ・アーキテクチャを提供する。 - 特許庁

Slave processors are placed in the multi-processor data processing system into a non-transactional mode, in response to determining the operating frequency should be changed from the default operating frequency to the another operating frequency.例文帳に追加

動作周波数をデフォルトの動作周波数から別の動作周波数に変更すべきであるとの決定に応答して、マルチプロセッサ・データ処理システム内のスレーブ・プロセッサが非トランザクション・モードに切り替えられる。 - 特許庁

This information processor 1 is equipped with an operating system having a multi-user function or user-easily switching function for switching the present user to another user without ending the application of the present user.例文帳に追加

情報処理装置１には、マルチユーザ機能又は現在のユーザのアプリケーションを終了させることなく他のユーザに切り替える、ユーザの簡易切り替え機能を有するオペレーティングシステムが搭載されている。 - 特許庁

In the multi-processor system, a task having parallelism is automatically extracted from an input program to be processed by a compiler, scheduling to operate a corresponding processor unit efficiently by arranging the task in accordance with the characteristic of each processor unit, and in addition, a code for optimizing an operation frequency and power supply voltage is generated by estimating the throughput of the processor unit.例文帳に追加

マルチプロセッサシステムにおいて、コンパイラにより処理対象となる入力プログラムから自動的に並列性を持つタスクを抽出し、各プロセッサユニットの特性に合わせて当該タスクを配置することで当該プロセッサユニットを効率よく動かすスケジューリングを行い、さらには当該プロセッサユニットの処理量を見積もることで動作周波数や電源電圧を最適化するコードを生成する。 - 特許庁

To provide a picture processor and a method therefor which use a built-in multi-window system operating on a real time operating system, efficiently switch double buffers without considering an exclusive control of plotting in window units, and control flickers at the time of plotting.例文帳に追加

リアルタイムＯＳ上で動作する組込用マルチウィンドウシステムを利用し、ウィンドウ単位の描画の排他制御を意識することなく、効率的にダブルバッファを切換え、描画時のちらつきを抑えた画像処理装置及び画像処理方法を提供すること。 - 特許庁

To provide a memory management system, preventing an increase in a hardware scale and efficiently managing the consistency of a cache memory and a shared memory in processing an image in a multi-processor system having a plurality of processors, the cache memory and the shared memory.例文帳に追加

複数のプロセッサ、キャッシュメモリ及び共有メモリを有したマルチプロセッサシステムで画像処理を行うときに、ハードウェア規模の増大を防ぎ、効率よくキャッシュメモリおよび共有メモリの整合性を管理できるメモリ管理システムを提供することである。 - 特許庁

To reduce power consumption without lowering processing performance in a multi-processor system and to reduce power while following time constraint even when executing a program requesting real time processing.例文帳に追加

マルチプロセッサシステムにおいて処理性能を落とさずに消費電力を低減し、また、実時間処理を要求するプログラムを実行するに際しても、時間制約を遵守しつつ、電力を低減することを目的とする。 - 特許庁

To provide an information processor, a display device, and a display system which enable a user to intuitively and easily change a slave image display condition of a display device for simultaneous multi-image display, to his/her desired condition.例文帳に追加

多画面同時表示を行うディスプレイの子画面表示条件を、ユーザが所望とする条件に直感的かつ容易に変更できるようにした情報処理装置、表示装置、および表示システムを提供する。 - 特許庁

In the case of a pre-fetch operation for cache line size write in the multi-processor system, it can be instantaneously implemented on its own cache memory without reading from the main storage 4 or the fetching the data from a cache memory on another card.例文帳に追加

このマルチプロセッサシステムでは、キャッシュラインサイズライト用プリフェッチ動作時に、主記憶４の読出し、別カード上のキャッシュメモリからのデータを取り込みを行うことなく、即座に自キャッシュメモリ上で実施可能としている。 - 特許庁

To schedule tasks and to efficiently perform processing, considering both the increase of processing delay due to a load on CPU cores and the increase of the latency time for the processing due to the increase of a communication time, in a multi-core processor system.例文帳に追加

マルチコアプロセッサシステムにおいて、ＣＰＵコアの負荷による処理遅延の増加と、通信時間増加による処理の待ち時間の増加の両者を考慮して、タスクのスケジューリングをおこない、処理化の効率化をおこなう。 - 特許庁

The buffer system includes a multi-purpose memory constitution element 32 which not only buffers information transferred between a peripheral storage device and a host computer system, but also stores a scratch pad accessible by a controller processor 52 and/or instructions.例文帳に追加

バッファシステムは、周辺記憶装置とホストコンピュータシステム４間で転送される情報をバッファするためだけでなく、コントローラプロセッサ５２によりアクセス可能なスクラッチパッドおよび／または命令の格納に使用するようにすることができる多目的メモリ構成要素３２を含んでいる。 - 特許庁

To provide a multi-operating computer system for easily assigning a necessary operating system to a device even when multiple devices share the same interruption number in operating multiple operating systems by a single processor.例文帳に追加

本発明の目的は、複数個のオペレーティングシステムを単一のプロセッサで動作させる際に複数個のデバイスが同一の割込み番号を共有する場合でも、デバイスに必要とするオペレーティングシステムを簡単に割当てられるマルチオペレーテング計算機システムを提供することにある。 - 特許庁

This task trace method of a computer device is equipped with a processor having an operating system for executing an application program by a multi-task system and executing task trace processing in response to a debug interruption request, and having a debug register, and with a memory having a trace buffer.例文帳に追加

アプリケーションプログラムをマルチタスク方式で実行し、デバッグ割り込み要求に応答してタスクトレース処理を実行するオペレーティングシステムを有し、かつ、デバッグレジスタを有するプロセッサと、トレースバッファを有するメモリとを備えるコンピュータ装置のタスクトレース方法である。 - 特許庁

For dynamically modifying the number of the processors active in the multi-node data processing system, embodiments include transformations, code (program), state machines or other logic to change the portion of BIOS that a processor loads on power-on.例文帳に追加

マルチノード・データ処理システムにおいてアクティブなプロセッサの数を動的に変更する際に、一実施形態は、電源投入時にプロセッサがロードするＢＩＯＳの部分を変更するための、変換、コード（プログラム）、状態機械、又は他の論理を含む。 - 特許庁

The multi-thread processor includes an execution pipeline and a thread control unit controlling the execution pipeline to execute media processing related program code as a first thread and a system level program code as a second thread.例文帳に追加

このマルチスレッドプロセッサは、実行パイプラインと、この実行パイプラインを制御して、第１のスレッドとしてメディア処理に関係したプログラムコードを実行し、第２のスレッドとしてシステムレベルプログラムコードを実行するスレッド制御ユニットと、を含む。 - 特許庁

To easily extend the line size of a cache memory without being restricted by transfer size functioning as a unit to transmit/receive the data of a main memory via a coupling means of a multi-processor system in which cache memories are alternately connected with processors.例文帳に追加

キャッシュメモリとプロセッサが相互に接続されるマルチプロセッサシステムにおいて、その結合手段を介してメインメモリのデータを送受信する単位である転送サイズの制限を受けずに、キャッシュメモリのラインサイズを容易に拡大できるようにする。 - 特許庁

To reduce unnecessary communication between processors as much as possible in a device which performs assembly processing of split messages of an XUDT message defined by a connectionless function of an SCCP in a common line signal system in an exchange having a multi-processor constitution.例文帳に追加

マルチプロセッサ構成の交換機における共通線信号方式のＳＣＣＰのコネクションレス機能で定義されるＸＵＤＴメッセージの分割メッセージを組立処理する装置において、できるだけ無駄なプロセッサ間通信を削減する。 - 特許庁