「parallel code」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

When receiving the 'link processing start reception' particular code from a serial / parallel conversion circuit 614 via a decoder 615, the link processing sequencer 110 reaches a link establishing state.例文帳に追加

リンク処理シーケンサ１１０は、シリアル→パラレル変換回路６１４からデコーダ６１５を介して「リンク処理開始受信」特殊コードを受信すると、リンク確立状態とする。 - 特許庁

To prepare a target code or executing a preceding processing which starts from a jump destination in parallel, where control is moved by a high probability without re-arranging basic blocks.例文帳に追加

基本ブロックの並べ替えを行なうことなく、高い確率で制御が移動する飛び先から始まる処理を先行して並列に実行するような目的コードを生成する。 - 特許庁

In a high rate transmission of Xbps, an error correction code series of code length of n symbols is input to a syndrome arithmetic circuit 1 of an input clock frequency fMHz, and with b bits symbols in parallel of P symbols and then calculates the syndrome by n/P clock.例文帳に追加

Ｘｂｐｓの高速伝送において、符号長ｎシンボルの誤り訂正符号系列を、入力クロック周波数ｆＭＨｚでｂビットのシンボルをＰシンボル並列にシンドローム演算回路１に入力し、ｎ／Ｐクロックでシンドロームを計算する。 - 特許庁

A serial parallel conversion circuit 1 applies byte interleave demultiplexing to a received STS-3c concatenation signal, serial parallel conversion circuits 2-4 apply bit interleave demultiplexing to the demultiplexed concatenation signals, and BIP-N arithmetic circuits 5-7 conduct an arithmetic operation of a BIP-N code.例文帳に追加

シリアルパラレル変換回路１は入力されたＳＴＳ−３ｃのコンカチネーション信号をバイトインタリーブ分離し、シリアルパラレル変換回路２〜４ではその信号をビットインタリーブ分離し、ＢＩＰ−Ｎ演算回路５〜７はＢＩＰ−Ｎ符号の演算を行う。 - 特許庁

The first half 7 bits in input data, inputted as 16 bit parallel data, are inputted into a 7/8 encoding circuit 10 and encoded into an 8-bit code, and the second half 9 bits are inputted into a 9/10 encoding circuit 11 and is coded into a 10-bit code.例文帳に追加

１６ビットの並列データとして入力される入力データの前半の７ビットが７／８符号化回路１０に入力されて８ビット符号に符号化され、後半の９ビットが９／１０符号化回路１１に入力されて１０ビット符号に符号化される。 - 特許庁

Four kinds of PN code generating circuits 11 to 14 are connected in parallel with respect to a clock control circuit CC and a data selector DS and are respectively provided with a reset switch RS and a code switch terminal CT in addition.例文帳に追加

４種類のＰＮ符号発生回路１１，１２，１３，１４が、クロック制御回路ＣＣ及びデータセレクタＤＳに対して並列に接続され、さらに各ＰＮ符号生成部１１〜１４に、それぞれリセットスイッチＲＳ及び符号切替端子ＣＴが接続されている。 - 特許庁

In this information code reader, a CPU starts supply of power to a core part of the FPGA and an area sensor when reading of an information code is started, and performs indefinite data discharge processing in the area sensor and configuration processing to the FPGA in parallel.例文帳に追加

情報コード読取装置のＣＰＵは、情報コードの読み取りが開始されるとエリアセンサ及びＦＰＧＡのコア部に対する電源の供給を開始させ、エリアセンサにおける不定データ吐出し処理とＦＰＧＡに対するコンフィグレーション処理とを並行して行う。 - 特許庁

This parallel processor 100 is provided with plural computing elements 40a-40f, reads command codes from a memory 110 by the unit of the command group, and actuating the computing elements 40a-40f in parallel based on the read command code to make an arithmetic process.例文帳に追加

並列演算処理プロセッサ１００は、複数の演算器４０ａ〜４０ｆを備え、命令グループ単位で、命令コードをメモリ１１０から読み出し、読み出した命令コードに基づいて各演算器４０ａ〜４０ｆを並列に動作させることにより演算処理を行う。 - 特許庁

Decoding the code word can recognize the arrangement of the blocks without the encoded data so as to attain application of parallel processing to DMA transfer control or the like for the information reproduction with respect to the blocks without the encoded data in parallel with decoding the block data with the encoded data.例文帳に追加

この符号語を復号すれば、符号化データの無いブロックの配置が認識可能になり、符号化データのあるブロックデータの復号に並行して、符号化データの無いブロックに対する情報再生のためのＤＭＡ転送制御等を並列処理可能になる。 - 特許庁

An arithmetic operation circuit 13 applies calculation to parallel data converted by shifting logarithmic likelihood ratio L(a'_i) in a p-stage shift register 12 by using a symbol correspondence rule of data before and after demodulation, and obtains the parallel data of the logarithmic likelihood ratio of m-bit code data after demodulation.例文帳に追加

算術演算回路１３は、ｐ段シフトレジスタ１２で対数尤度比Ｌ(a'_i)をシフトして変換されたパラレルデータに対して、復調前後データのシンボル対応規則を用いた演算を行い、復調後のｍビット符号データの対数尤度比のパラレルデータを得る。 - 特許庁

When execution of the parallel codes is completed, the memory controller 7 newly sends a signal to the selector 8, changes over access to a normal sequential code present in a main memory 2, and continues processing.例文帳に追加

並列コードの実行が終了したら、メモリコントローラ７が再びセレクタ８に信号を送り、メインメモリ２にある通常の逐次コードにアクセスを切り替えて処理を続行する。 - 特許庁

To provide a development support program, a development support method and a development support system in parallel development of the software, allowing change management of a source code of software having flexibility.例文帳に追加

柔軟性を有したソフトウェアのソースコードの変更管理を行うことが可能なソフトウェアの並行開発における開発支援プログラム、開発支援方法及び開発支援システムを提供する。 - 特許庁

A guide plate 40 extended in a direction parallel to a rotary shaft in which the cover is closed and opened, and erected toward the upper part side of the cover so that the wiring code can be supported is formed near the hinge parts Of the cover 21.例文帳に追加

蓋２１のヒンジ部付近において、蓋が開閉される回転軸に平行な方向に伸び、蓋の上部側に向けて立設され、配線コードを支持する誘導板４０を設けた。 - 特許庁

To provide a multiplexer that avoids a word alignment device of a serial parallel converter from being malfunctioned by a K28.5 code included in the lower-order 10-bits when multiplexing a plurality of gigabit Ethernet signals.例文帳に追加

複数のギガビットイーサネット信号を多重化する場合に、下位１０ビットに含まれるＫ２８．５符号によって直並列変換器のワードアライメント機構が誤作動してしまうのを回避する。 - 特許庁

To provide a programmable variable length code processing circuit capable of executing processing such as an arithmetic logic operation in parallel while executing an instruction of DCT (Discrete Cosine Transform: discrete cosine transform) coefficient coding.例文帳に追加

ＤＣＴ係数符号化の命令を実行する間、並行して算術論理演算などの処理を実行することができるプログラマブル可変長符号処理回路を得ることを課題とする。 - 特許庁

When an instruction to stop the parallel computer 100 is input to a data processor 300 as data along with predetermined stopping conditions, state transition of the parallel computer 100 is paused once when the stopping conditions are met, and a variety of data is output, whereby the source code or the like of the parallel computer 100 is suitably debugged.例文帳に追加

並列演算装置１００の停止指令が所定の停止条件とともにデータ処理装置３００にデータ入力されると、その停止条件に対応したときに並列演算装置１００の状態遷移が一時停止されて各種データが出力されるので、並列演算装置１００のソースコードなどを良好にデバッグすることができる。 - 特許庁

When an instruction to stop the parallel computer 100 is inputted to a data processor 300 as data along with predetermined stopping conditions, the state transition of the parallel computer 100 is paused once the stopping conditions are met, and a variety of data are outputted, whereby the source code or the like of the parallel computer 100 is fully debugged.例文帳に追加

並列演算装置１００の停止指令が所定の停止条件とともにデータ処理装置３００にデータ入力されると、その停止条件に対応したときに並列演算装置１００の状態遷移が一時停止されて各種データが出力されるので、並列演算装置１００のソースコードなどを良好にデバッグすることができる。 - 特許庁

A synchronization code that synchronizes with a horizontal synchronization signal is added to a pixel signal input to each of a plurality of parallel-serial converters 109, 110 that are provided so as to correspond to each of the plurality of pixel signals and a parallel pixel signal is converted into a serial pixel signal by these plurality of parallel-serial converters in synchronization with a first clock signal.例文帳に追加

複数の画素信号のそれぞれに対応して設けられた複数のパラレルシリアル変換器１０９，１１０のそれぞれに入力される画素信号に、水平同期信号に同期した同期コードを付加し、これら複数のパラレルシリアル変換器により、第１のクロック信号に同期してパラレルの画素信号をシリアルの画素信号に変換する。 - 特許庁

The CRC arithmetic circuit is constituted having a logic circuit that calculates a CRC code from transmission data through parallel processing based upon a predetermined arithmetic expression derived by analyzing an arithmetic step of calculating the CRC code from the transmission data through serial processing.例文帳に追加

本発明に係るＣＲＣ演算回路は、伝送データからシリアル処理でＣＲＣ符号を算出する演算過程を解析して導き出される所定の演算式に基づいて、前記伝送データからパラレル処理で前記ＣＲＣ符号を算出する論理回路を有して成る構成とされている。 - 特許庁

In a parallel cyclic code generating device, a first exclusive OR means 53 calculates exclusively OR of a data stream of M bits including a fraction data block B(x) and a cyclic code R(x) of an integer multiple data block A(x), and a first shift means 54 shifts the data to a lower side by M-H(k) bits.例文帳に追加

第一排他的論理和手段５３は、端数データブロックＢ（ｘ）を含むＭビットのデータ列と、整数倍データブロックＡ（ｘ）の巡回符号Ｒ（ｘ）との排他的論理和を計算し、第一シフト手段５４は、そのデータをＭ−Ｈ（ｋ）ビット下位側にシフトする。 - 特許庁

Respective formed codes C covered with the rubber are conveyed by a code conveyance means 45 toward a rigid core 30, are respectively cut to definite length and are supplied to respective of two or more code arranging devices 1 and are simultaneously arranged in parallel at an outer surface side of the body to be stuck on the rigid core 30.例文帳に追加

形成した各ゴム被覆コードＣを、コード搬送手段４５により剛性コア３０に向かって搬送し、各々一定長に切断して複数のコード配置装置１のそれぞれに供給し、剛性コア３０上の被貼付体の外面側に並行して同時に配置する。 - 特許庁

Two or more codes K are introduced in parallel with each other into a rubber coating apparatus 50, rubber is supplied from both sides sandwiching the parallel codes K in a rubber coating head 60 and the rubber is extruded together with respective codes K passing through a code passage of a mouth piece so that extrusion pressure may become mutually uniform.例文帳に追加

ゴム被覆装置５０に複数本のコードＫを並列させて導入し、そのゴム被覆ヘッド６０内で並列なコードＫを挟んだ両側からゴムを供給して、口金のコード通路を通過する各コードＫとともに、ゴムを互いに押出圧力が均一になるように押し出す。 - 特許庁

When it is decided that the prediction from the positional information is correct in the predicted scrambling code recognizer 17, the control unit 22 stops the normal three-stage cell search, executed in parallel with the cell search.例文帳に追加

制御部２２は予測スクランブリングコード認識部１７で位置情報からの予測が正しいと判断されると、本発明のセルサーチと並行して行われている通常の３段階セルサーチを中止する。 - 特許庁

A data restoration part 500 detects a synchronizing code embedded in the parallel signal, and extracts a data window, and restores an imaging signal with bit length n from the data window, and supplies it to a signal line 319.例文帳に追加

データ復元部５００はパラレル信号に埋め込まれた同期コードを検出して、データ窓を抽出し、データ窓からビット長ｎの撮像信号を復元して信号線３１９に供給する。 - 特許庁

Then data of the register providing a phase shift by number of bits of the register 108 are obtained through the vector arithmetic operation, and the register 108 outputs a spread code in a plurality of consecutive bits in parallel.例文帳に追加

そして、レジスタ１０８のビット数分の位相シフトを与えた場合のレジスタのデータをベクトル演算により求めていき、レジスタ１０８から連続する複数ビットの拡散符号をパラレルに出力する。 - 特許庁

The baseband signals are pre-processed by 4-degree comb-like filters 201 and processed in parallel at 256 sets of correlators 202, 207, by using codes generated by code generators 203, 204, 206.例文帳に追加

これらのベースバンド信号は、それぞれ４次櫛形フィルタ２０１で前処理された後、コード発生器２０３，２０４，２０６で発生したコードを用いて、２５６個の相関器２０２，２０７で並列に処理される。 - 特許庁

Then, a procedure (409) is executed, which receives a parallel code generating plan (412) input by a user, divides the processing of the code, and finds a parallelization method which makes an execution cycle shortest while forecasting an execution cycle from the operation amount, the contents of the processing, the cache usage of the reused data, and the main memory access data volume.例文帳に追加

そして、ユーザが入力した並列コードの生成方針（４１２）を受けて、前記コードの処理を分割すると共に、その演算量と処理内容、再利用データのキャッシュ利用、主記憶アクセスデータ量から実行サイクルを予測しながら、実行サイクルが最短となる並列化方法を求める手順（４０９）を実行する。 - 特許庁

A spread code generating unit 3 receives a present spread code a_i+1 outputted from a linear feedback shift register 1, generates future spread codes a_i+2 to a_i+7 by 6 chips, and outputs the spread codes a_i+1 to a_i+7 by 7 chips in parallel while incrementing the value i from 0 by one each.例文帳に追加

拡散コード生成器３は、線型帰還シフトレジスタ１が出力する現在の拡散コードａ_ｉ＋１を入力して６チップ分まで先の拡散コードａ_ｉ＋２〜ａ_ｉ＋７を生成し、７チップ分の拡散コードａ_ｉ＋１〜ａ_ｉ＋７を、ｉ値を０から１ずつ順に昇順させながら並列出力する。 - 特許庁

In the composite cable for the information communication, a coaxial cable core 2 in which the process is finished to an outer conductor 1, a LAN cable 3 and a telephone cable 4 are twisted or arranged in parallel, and a composite cable core A formed by attaching a rip code 5 longitudinally, is disposed in parallel, whereon a common sheath 6 is applied like eyeglasses.例文帳に追加

この発明の情報通信複合ケ−ブルは、外部導体1まで仕上げた同軸ケ−ブルコア−２とＬＡＮケ−ブル３、電話ケ−ブル４とを撚り合わせ又は並列に並べ、引き裂き紐５を縦添えしてなる複合ケ−ブル芯Ａとを並設し、その上に共通シ−ス６をメガネ状に施している。 - 特許庁

To provide a parallel program development supporting device and method for converting executed results of developing tools of each computer with respect to the same source code into a unified format, and integrating them with line number information as a reference to make them into one display in a different kind of parallel computer environment, and to provide a recording medium in which the method is recorded.例文帳に追加

異機種並列計算機環境において、同一ソースコードに対する個々の計算機の開発ツールの実行結果を 、統一形式に変換し、行番号情報を基準に統合し、１つの表示とする並列プログラム開発支援装置，その方法，および該方法を記録した記録媒体を提供すること。 - 特許庁

The SIMD type arithmetic operation having N units of processors capable of operating in parallel, is characterized by having a means for allowing a plurality of element processors operating in parallel to encode image signal consisting of a plurality of pixels, and a means for composing a code word obtained by the means to a consecutive bit string are provided.例文帳に追加

Ｎ個の並列動作可能なプロセッサーを有するＳＩＭＤ型演算手段において、複数の並列に動作する要素プロセッサー夫々に複数の画素から成る画像信号の符号化を行わせる手段と、該手段で得られた符号語を連続したビット列に結合する手段を有する事を特徴とする。 - 特許庁

The high level abstraction model source code simplified as compared to the description by the RTL can be created without waiting for completion of actual logic of the RTL, in other words, in parallel with creation of the actual logic of the RTL.例文帳に追加

ＲＴＬの実論理の完成を待つこと無く、換言すれば、ＲＴＬの実論理の作成に並行して、ＲＴＬによる記述よりも簡素化された高抽象度モデルソースコードを作成することができる。 - 特許庁

When heat generating wires 2a, 2b of the first and the second code elements 10, 20 are connected in series or parallel to carry current, a magnetic field generated at each heat generating wire is negated by each other.例文帳に追加

第１および第２のコード要素１０，２０の発熱素線２ａ，２ｂを直列または並列に接続して通電したときに各発熱素線の発生する磁界が互いに打ち消されるように構成されている。 - 特許庁

A marker light source 28 and a light receiving sensor 24 are supported so that a light emitting axis JM of the marker light source 28 and a light receiving axis JS of the light receiving sensor 24 become parallel by an optical system unit substrate 16 in a two-dimensional code reader.例文帳に追加

二次元コードリーダでは、光学系ユニット基板１６によりマーカ光源２８の発光軸ＪＭと受光センサ２４の受光軸ＪＳとが平行になるようにマーカ光源２８および受光センサ２４を支持する。 - 特許庁

This data accumulation device has the decoder performing error correction processing about a sequentially supplied code word by pipeline processing, by executing a plurality of processes for the error correction processing in parallel in each prescribed time slot.例文帳に追加

所定のタイムスロット毎にエラー訂正処理の複数の工程を並列的に実行することにより、順次供給される符号語についてのエラー訂正処理をパイプライン処理によって行うデコーダを備える。 - 特許庁

An information signal control part 11 performs parallel conversion of an information signal into a plurality of signals, attaches priorities (pri 1 to pri 3), corresponding to their significance and supplies the signals to corresponding code signal generating circuits 12 to 16.例文帳に追加

情報信号制御部１１において、情報信号を複数の信号にパラレル変換し、その重要度に応じた優先順位（pri 1〜pri 3）をつけて、対応するコード信号生成回路１２〜１６に供給する。 - 特許庁

A buffer memory 4 transfers data to a syndrome computer 5 and also to an error detector 7, which detects an error in parallel with syndrome calculation until the syndrome computer detects an error code.例文帳に追加

バッファメモリ４からシンドローム計算器５へのデータ転送と同時に誤り検出器７にもデータ転送を行い、シンドローム計算器で誤り符号が検出されるまでは、シンドローム計算と並行して誤り検出を実行する。 - 特許庁

To provide a decoder capable of completing decoding processing in a short time without increasing the scaling of a circuit too high, even when packets of code data are inputted continuously by configuring two decoding circuits in parallel.例文帳に追加

２つの復号回路を並列に構成することにより、符号データのパケットが連続して入力されるような場合でも、回路規模をあまり大きくすることなく、短時間で復号処理を終了できる復号装置を提供する。 - 特許庁

The PN code generating circuit 2 includes a coding circuit 20, a register 21, an error correction/detection circuit 22 and a linear circuit 23, and part of a plurality of bit parallel outputs from the linear circuit 23 is fed back to the coding circuit 20.例文帳に追加

ＰＮ符号発生回路２、６は、符号化回路２０、レジスタ２１、誤り訂正／検出回路２２及びリニア回路２３を含み、このリニア回路２３からの複数ビットパラレル出力の一部を符号化回路２０へフィードバックして構成する。 - 特許庁

A receiver 241 receives transmitted signals, demodulates the signals having a different frequency by using Fourier transform, etc., respectively performs inverse spectrum spread of the signals by using the cyclic expansion diffusion code and obtains the transmission signal by performing parallel-serial conversion.例文帳に追加

受信装置２４１は、送信された信号を受信し、フーリエ変換などを用いて異なる周波数で復調し、そのそれぞれを巡回拡張拡散符号を用いてスペクトラム逆拡散し、パラレルシリアル変換して伝送信号を得る。 - 特許庁

The intermediate language code generation unit 120 divides the drawing command into units of blocks, i.e., that are pairs of drawing operators that designate images and graphic state operators that designate settings for drawing images, based on a dependence between blocks of the operators, and performs parallel processing for each of the divided blocks to generate the intermediate language code.例文帳に追加

この中間言語コード生成部１２０は、描画コマンドを、画像を指定する描画オペレータと画像を描画するための設定を指定するグラフィック・ステート・オペレータとの組であるブロック単位で、オペレータのブロック間での依存関係に基づいて分割し、分割されたブロックごとに並列処理を行って中間言語コードを生成する。 - 特許庁

This compile device generates an object code 107 executable on a shared memory type computer with a thread as the unit of parallel processing by input of a source program 101 and using an inter-thread synchronous overhead information file 108 and the number of machine cycles acquisition library 106, and is constituted of a syntax analysis part 103, a parallelization part 104 and a code generation part 105.例文帳に追加

ソースプログラム１０１を入力として、スレッド間同期オーバーヘッド情報ファイル１０８とマシンサイクル数取得ライブラリ１０６を使用して、スレッドを並列処理の単位として共有メモリ型計算機上で実行可能なオブジェクトコード１０７を生成させるものであり、構文解析部１０３、並列化部１０４、コード生成部１０５から構成される。 - 特許庁

A quantization condition selection part determines a class number by classification for data after DCT, performs code amount estimation for each quantizer number by using the class number, and corrects the class number determined by the classification in parallel to perform code amount estimation for each quantizer number by using a class number having been increased.例文帳に追加

量子化条件選定部は、ＤＣＴ済みのデータに対して、クラス分けによるクラス番号を決定し、このクラス番号を用いて各量子化器番号に対する符号量推定を行い、並行して、クラス分けで決定したクラス番号を補正して決定したクラスアップ後のクラス番号を用いて各量子化器番号に対する符号量推定を行う。 - 特許庁

Also, in parallel to the storage, the error correction processing of a sub-code in the information block is performed.例文帳に追加

光ディスク１から再生されたＬＤＣ誤り訂正方法による誤り訂正符号が付加された情報ブロックを順次バッファメモリ３８に記憶させると共に、この記憶と並行して前記情報ブロック中のサブコード符号の誤り訂正処理を行うようにした。 - 特許庁

The parallelization part 104 executes the first repetition of a loop which can be parallelized, and acquires the number of machine cycles whose loop repetition is one time, and generates an object code to determine a threshold as loop length from which the acquisition of the effects of parallel execution is expected.例文帳に追加

並列化部１０４は、並列可能ループの繰り返し１回目を実行して、ループ繰り返し１回のマシンサイクル数を取得して、並列実行の効果を得ることが期待できるループ長である閾値を決定するオブジェクトコードを生成する。 - 特許庁