「second cache」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

This system is provided with a data transfer part, having a cache memory together with a system interface having plural first and second directors and a crossbar switch, having an input/output port coupled to such first and second directors higher than first and second director boards and a pair of output/input ports.例文帳に追加

複数の第１，第２ディレクタと、第１，第２ディレクタ・ボードのかかる１つの上の第１，第２ディレクタに結合されている入出力ポートと、１対の出入力ポートとを有するクロスバー・スイッチとを有するシステム・インターフェースとキャッシュ・メモリを有するデータ転送部が設けられている。 - 特許庁

The second and third storage means respectively store execution cycle estimation information for estimating the number of cycles required for executing the instruction words included in the first and second programs, and the first and second cache error predictors respectively read the estimation information of the number of execution cycles.例文帳に追加

第２と第３の記憶手段は、それぞれ、第１と第２のプログラムに含まれる命令語の実行に要するサイクル数見積りのための実行サイクル数見積り情報を記憶し、第１と第２のキャッシュミス予測器は、それぞれ、実行サイクル数見積り情報をそれぞれ読み出す。 - 特許庁

Controllers are connected to microprocessors and data pipes, controll message transmission between the message network and each of the second directors, and further controll data between input in each of the second directors and the cache memory.例文帳に追加

コントローラがマイクロプロセッサおよびデータ・パイプに結合され、メッセージ・ネットワークと第２ディレクタのかかる１つとの間のメッセージの転送を制御し、更に第２ディレクタのかかる１つの入力とキャッシュ・メモリとの間のデータを制御する。 - 特許庁

Upon receipt of the removable storage volume, the second virtual storage system updates a tape volume cache in the second virtual storage system utilizing the information contained in the data fragments without having to read each of the data files.例文帳に追加

移動可能な格納ボリュームの受取り時に、第２仮想格納システムはデータ・ファイルの各々を読み取る必要なしに、データ・フラグメントに含まれる情報を利用して第２仮想格納システムにおいてテープ・ボリューム・キャッシュを更新する。 - 特許庁

The RAID system is constituted by performing communication between a first disk array that includes X high power disk drive and a second disk array that includes Y low power disk drive and utilizing the second disk array to cache data to and/or from the first disk array.例文帳に追加

Ｘの高電力ディスクドライブを含む第1のディスクアレイとＹの低電力ディスクドライブを含む第2のディスクアレイと通信し、第2のディスクアレイを利用して第1のディスクアレイ間でデータをキャッシュしＲＡＩＤシステムを構成する。 - 特許庁

Whether or not a target file is a second cache use target size or less is determind in a step (1), and when it is not less than the target size (NO), the target file is moved to removable media 7 in a step (2).例文帳に追加

ステップ〔１〕で、対象ファイルがセカンドキャッシュ使用対象サイズ以下であるか判断され、対象サイズ以下でない場合（ＮＯ）には、ステップ〔２〕で対象ファイルをリムーバブルメディア７に移動する。 - 特許庁

If a determination is made that there is a cache error in the control unit 2, the counter 1 counts by switching the first value (m) of change to a second value (n) of change that is different from the first value (n) of change.例文帳に追加

制御部２がキャッシュミスであると判定した場合に、カウンタ１は、第１の変化値ｍを第１の変化値ｍと異なる第２の変化値ｎに切り替えてカウントする。 - 特許庁

A control circuit 7 performs calculation of data hold in the first data cache using the first and the second data caches to generate data to be written into a selected memory cell at the time of read operation.例文帳に追加

制御回路７は、読み出し動作時に、第１、第２のデータキャッシュを用いて第１のデータキャッシュに保持されたデータを演算して選択されたメモリセルに書き込むデータを生成する。 - 特許庁

The microprocessor 100 includes: a main memory 110 provided with an evacuation area 112 storing a value of a register a; a cache memory 120; and a flag 180 having first and second status.例文帳に追加

マイクロプロセッサ１００は、レジスタａの値を保存する退避領域１１２が設けられたメインメモリ１１０と、キャッシュメモリ１２０と、第１と第２のステータスを有するフラグ１８０を有する。 - 特許庁

A first processor is configured to determine if a data line is not found in the cache of the first processor and forward a request for the data line to a second processor.例文帳に追加

第１のプロセッサは、データ・ラインが第１のプロセッサのキャッシュ内に見つからないかどうかを判定し、そのデータ・ラインを求める要求を第２のプロセッサに転送するように構成される。 - 特許庁

The host computer 20 reads the corresponding data from the cache memory by the address and the size, generates a second CRC code and compares it with the previously informed first redundant code (B5 to B8).例文帳に追加

ホストコンピュータ２０は、このアドレス、サイズによりキャッシュメモリから対応するデータを読み出して第２のＣＲＣコードを生成し、先に通知された第１の冗長コードと比較する（Ｂ５〜Ｂ８）。 - 特許庁

This device comprises a cross point type ferroelectric memory 30 and a write-back type cache memory 40 being able to perform random access, access for the cross point type ferroelectric memory 30 is performed through a second memory.例文帳に追加

クロスポイント型強誘電体メモリ３０と、ランダムアクセスが可能なライトバック型のキャッシュメモリ４０を含み、クロスポイント型強誘電体メモリ３０へのアクセスは第２のメモリを介して行う。 - 特許庁

When the leading address is found, the operation of the arithmetic unit performed in parallel to storing into a cache memory provided for the arithmetic unit from the memory is switched to a second low power mode.例文帳に追加

また、先頭アドレスが見つかった後、メモリより演算器が備えるキャッシュメモリへの格納と平行して行われる演算器の動作を第２の低電力モードに切り替えて行うものである。 - 特許庁

Also, the user authentication information of an authenticated user is stored in an authentication cache, and when the user authentication is stored in the authentication cache in user authentication in the second print mode, printing reservation is made about the user, and when the print reservation is made in acceptance processing in the second print mode, the job stored in the mass storage 500 about the user is output.例文帳に追加

また、認証済みのユーザについてユーザ認証情報を認証キャッシュに記憶しておき、第２の印刷モードでのユーザ認証で、認証キャッシュに記憶されていれば当該ユーザについて印刷予約し、その後の第２の印刷モードの受付処理において、印刷予約があれば、当該ユーザについてマスストレージ５００に格納されているジョブを出力する。 - 特許庁

The branch prediction logic responds to the occurrence of the monitored condition by logically splitting the branch history table and the count cache so that a half of an address space is allocated to a first thread and the second half is allocated to the second thread.例文帳に追加

分岐予測論理は、監視された条件の出現に応答して、分岐履歴テーブルおよびカウント・キャッシュを論理的に分割し、分割によってアドレス空間の半分が第１のスレッドに割り振られ、次の半分が第２のスレッドに割り振られる。 - 特許庁

In the control method for the disk array apparatus, a CPU of a first control module acquires other system state information which is decided by a battery and a nonvolatile memory of a second control module and indicates the data saving possibility of the cache memory of the second control module.例文帳に追加

ディスクアレイ装置の制御方法において、第１の制御モジュールのＣＰＵが、第２の制御モジュールのバッテリ及び不揮発性メモリによる、第２の制御モジュールのキャッシュメモリについてのデータ退避可否を示す他系状態情報を取得する。 - 特許庁

The first control circuit compares address information of an address register to which address information corresponding to information stored in the cache memory can be set, with address information of the first and the second busses by first and second comparators.例文帳に追加

上記第１制御回路は、上記キャッシュメモリに格納されている情報に対応したアドレス情報のセットが可能にされたアドレスレジスタのアドレス情報と、上記第１と第２バスのアドレス情報とを第１と第２コンパレータでそれぞれ比較する。 - 特許庁

Second control means 220, having cache memory means 230, obtains the table through the first control means 120, stores the table in the cache memory means 230, and returns the first record of the table to a COBOL program 210 when a READ command is sent from the COBOL program 210 to the table of the relational database 110 and when the READ command is the first command to the table.例文帳に追加

第2の制御手段220は、キャッシュ記憶手段230を有し、COBOLプログラム210からリレーショナルデータベース110のテーブルに対してREAD命令が出されたとき、テーブルに対する1回目のREAD命令であれば、第1の制御手段120を通じてテーブルを取得してキャッシュ記憶手段230に記憶すると共にテーブルの1つ目のレコードをCOBOLプログラム210に返却する。 - 特許庁

When write transfer or read transfer to the cache memory 6 except for write transfer from the CPU 5 to the cache memory 6 is generated, the monitor 9 compares the address and data running to the first and the second bus with the address and data stored in the table 91, and determines the matching/mismatching in real time.例文帳に追加

モニタ部９は、ＣＰＵ５からキャッシュメモリ６への書き込み転送以外であって、キャッシュメモリ６に対するライト転送又はリード転送が発生した場合に、第１又は第２バスに流れるアドレス及びデータと、テーブル９１に格納されたアドレス及びデータと比較し、その一致・不一致をリアルタイムで判定する。 - 特許庁

A removable disk RD is attachably and detachably connected to a computer PC which can be selectively operated in a first operation mode in which data temporarily stored in a cache memory 91 are transferred to an external storage area and a second operation mode in which data are transferred to the storage area without being temporarily stored in the cache memory 91.例文帳に追加

リムーバブルディスクＲＤは、キャッシュメモリ９１に一時的に保持させたデータを外部の記憶領域に転送する第１動作モード又はキャッシュメモリ９１で一時的にデータを保持せずにデータを前記記憶領域に転送する第２動作モードで選択的に動作可能なコンピュータＰＣに着脱可能に接続される。 - 特許庁

The single-chip microcomputer includes; a first bus having a CPU and a cache memory connected therewith; a second bus having a DMAC and an external bus interface circuit connected therewith; and a first control circuit which is connected to the first and the second busses and includes an address transfer circuit for selectively transferring an address signal on the first bus to the second bus.例文帳に追加

ＣＰＵとキャッシュメモリとが接続される第１バスと、ＤＭＡＣと外部バスインターフェイス回路とが接続される第２バスと、上記第１と第２バス接続され、上記第１バス上のアドレス信号を選択的に上記第２バスへ転送するアドレス転送回路を含む第１制御回路とを備える。 - 特許庁

The first comparison target is compared with the second comparison target by the comparison part (327), and when the compared result is nonconformance, the N write data in the cache area (307) are transferred again to the data storage area (321).例文帳に追加

第一比較対象と第二比較対象との比較が、比較部により行われ、その比較の結果が不適合の場合、キャッシュ領域上のＮ個のライトデータが再びデータ記憶域に転送される。 - 特許庁

In a processor for simultaneously executing a plurality of programs, instruction words of first and second programs are read from a main storage device or a cache, and the read instruction words are queued in a first storage means.例文帳に追加

複数のプログラムを同時に実行するプロセッサにおいて、主記憶装置またはキャッシュから第１と第２のプログラムの命令語が読み出され、読み出された命令語は第１の記憶手段にキューイングされる。 - 特許庁

The result binarized by a second binarizing means 6b is cached in a second binarized result storage means 6e and intermediate data, for which acceleration is not estimated at the time of expansion predicted by an intermediate data analytic means 2, are previously binarized by a first binarizing means and cached in a binarizing cache means 6d.例文帳に追加

第２の２値化手段６ｂで２値化した結果を第２の２値化結果記憶手段６ｅにキャッシュし、中間データ解析手段２で予測した展開時に高速化が見込まれない中間データを第１の２値化手段であらかじめ２値化して２値化キャッシュ手段６ｄにキャッシュする。 - 特許庁

An address calculation part (110) updates, when address matching is determined by the address comparison part (112), the instruction address of the second address storage part (111) by use of a result of adding a value corresponding to the line size of an instruction cache (106) to the instruction address of the second address storage part (111).例文帳に追加

アドレス算出部（１１０）は、アドレス比較部（１１２）でアドレス一致と判定されると、第２アドレス格納部（１１１）の命令アドレスに命令キャッシュ（１０６）のラインサイズに対応する値を加算した結果を用いて第２アドレス格納部（１１１）の命令アドレスを更新する。 - 特許庁

When non-sequential reading as reading at a non-sequential address, which is not continuous to the previous read address, occurs, a first cache memory circuit 270 sequentially caches address data of the non-sequential address and n (n represents an integer not less than 1) addresses following the non-sequential address and stores the cached data of n addresses in a second cache memory circuit 280.例文帳に追加

前回のリード・アドレスと連続しない非順次アドレスへのリードである非順次リードがあったときに、第１のキャッシュ・メモリ回路２７０により該非順次アドレス、および該非順次アドレスに続くｎ個（ｎ：１以上の整数）のアドレスのデータを順次キャッシングすると共に、キャッシングしたｎ個のアドレスのデータを第２のキャッシュンメモリ回路２８０に保存する。 - 特許庁

The system comprises a first cache implemented in an operating system or kernel space (e.g., in memory managed by or allocated to an operating system) and a second cache implemented in application or user space (e.g., in memory managed by or allocated to an application program).例文帳に追加

多層キャッシングシステムは、オペレーティングシステムまたはカーネルスペース（例えば、オペレーティングシステムによって管理されるメモリまたはオペレーティングシステムに割り当てられるメモリ）にて実行される第１のキャッシュと、アプリケーションスペースまたはユーザスペース（例えば、アプリケーションプログラムによって管理されるメモリまたはアプリケーションプログラムに割り当てられるメモリ）にて実行される第２のキャッシュとを含む。 - 特許庁

The semiconductor device is provided with the instruction operating part mounted on the semiconductor chip, a first storage part mounted on this semiconductor chip to operate as a primary cache, a second storage part mounted this semiconductor chip to operate as a secondary cache partially or entirely, and a control part for controlling the primary and secondary caches with a single state machine.例文帳に追加

半導体装置は、半導体チップに搭載される命令演算部と、該半導体チップに搭載され１次キャッシュとして動作する第１の記憶部と、該半導体チップに搭載され一部或いは全部が２次キャッシュとして動作する第２の記憶部と、該１次キャッシュ及び該２次キャッシュを単一のステートマシンで制御する制御部を含む。 - 特許庁

According to one embodiment of the present invention, an information processor accessible to a first external storage includes a host system, a second external storage, a volatile memory, first cache control means, termination processing means, and initialization means.例文帳に追加

実施形態によれば、第１外部記憶装置をアクセス可能な情報処理装置は、ホストシステム、第２外部記憶装置、揮発性メモリ、第１キャッシュ制御手段、終了処理手段及び初期化手段を具備する。 - 特許庁

A bit signal is sent to an enable-line 12 by successive sequence, when a tag value corresponding to a second address B is written in CAM, data inputted to cache from the address A exists in a system 22 relating to a tag value of the address B.例文帳に追加

後続シーケンスでイネーブル線１２にヒット信号を送り、第２アドレスＢに対応するタグ値をＣＡＭに書込むと、アドレスＡからキャッシュに入れたデータは、アドレスＢのタグ値に関連するシステム２２に存在する。 - 特許庁

At the completion of writing data into the first disk, the control unit externally transmits a write completion report, and writes information for use to restore data into the second disk based on the data written into the cache memory.例文帳に追加

制御部は、第１のディスクにデータを書き込むと、書込み終了報告を外部に送信し、キャッシュメモリに書込まれたデータに基づいて、データを復元するために用いられる情報を第２のディスクに書き込む。 - 特許庁

An effective address cache reads out a value corresponding to a second subset of the higher-order bits of a memory address corresponding to a first subset of a plurality of the higher-order bits and the lower-order bits of a plurality of memory addresses accessed over recent periods.例文帳に追加

有効アドレス・キャッシュが、複数の最近アクセスされたメモリ・アドレスの複数の上位ビット、及び前記下位ビットの第１サブセットに対応したメモリ・アドレスの上位ビットの第２サブセットに対応する値を読み出す。 - 特許庁

When the designated address is below the lower limit address or beyond the upper limit address, the address comparison part 135 validates a second path for accessing the shared memory 200 without through the cache 121.例文帳に追加

指定されたアドレスが、下限アドレス未満である場合、又は前記上限アドレスよりも大きい場合、アドレス比較部１３５は、キャッシュ１２１を介さずに共有メモリ２００にアクセスする第２の経路を有効にする。 - 特許庁

To allow a first storage device to unitarily manage cache residence setting in a second storage device that is an external storage device, in a storage system with an external storage connection configuration.例文帳に追加

本発明の課題は、外部ストレージ接続構成のストレージシステムにおいて、第１ストレージ装置が外部ストレージ装置である第２ストレージ装置におけるキャッシュ常駐化設定を一元的に管理できるようにすることである。 - 特許庁

The method is provided for failing over from a dual active mode of first and second controllers to a single active mode of the first controller by relying on previously mirrored cache data by the second controller; reinitializing the second controller; and failing back to the dual active mode by copying cached data directly from the first controller to the second controller.例文帳に追加

第２のコントローラが故障すると、第２のコントローラが第１のコントローラのキャッシュに予めミラリングしたキャッシュ・データに依存して、２台のコントローラの二重アクティブ・モードから第１のコントローラの単一アクティブ・モードにフェイルオーバーし、第２のコントローラが再稼動可になると再初期化し、第１のコントローラのキャッシュ内のデータを第２のコントローラのキャッシュに直接コピーすることにより二重アクティブ・モードにフェイルバックする。 - 特許庁

A cache control part 32 has a first priority control function 35 for updating priority of rewriting 34 according to a history, and a second priority control function 36 for changing the priority 34 according to a factor other than the history.例文帳に追加

キャッシュ制御部３２は、書き換えの優先順位３４を履歴で更新する第１の優先度制御機能３５と、履歴以外の要因で優先順位３４を変更する第２の優先度制御機能３６とを備えている。 - 特許庁

A code acquisition part (114) acquires, when address matching is determined by the address comparison part (112), an instruction code corresponding to the updated instruction address of the second address storage part (111) from a main memory (200) and transmits it to the instruction cache (106).例文帳に追加

コード取得部（１１４）は、アドレス比較部（１１２）でアドレス一致と判定された場合、第２アドレス格納部（１１１）の更新後の命令アドレスに対応する命令コードをメインメモリ（２００）から取得して命令キャッシュ（１０６）に送出する。 - 特許庁

In the information processor including an external memory M3 such as DRAM, a second memory M2 smaller in power consumption in access than the external memory M3 is provided, and cache data of M3 and saving data are stored to M2.例文帳に追加

ＤＲＡＭなどの外部メモリＭ３を含む情報処理装置において、外部メモリＭ３よりもアクセス時の消費電力が小さい第２メモリＭ２を設け、このＭ２に対して、Ｍ３のキャッシュデータの記憶と救済データの記憶を行う。 - 特許庁

Then the cache selection section 13 compares the first response time and second response time with each other, and stores information for retrieval from the internal memory section 11 or storage device 12, corresponding to the shorter response time is stored in a selection register section 14.例文帳に追加

そして、キャッシュ選択部１３は、第１の応答時間と第２の応答時間とを比較し、速い応答時間となった内部メモリ部１１又は記憶装置１２を検索する情報を選択レジスタ部１４に記憶する。 - 特許庁

The disk array device includes: a first disk; a second disk having a writing speed lower than that of the first disk; a control unit for controlling writing into each disk; and a cache memory for tentatively storing externally received data.例文帳に追加

ディスクアレイ装置は、第１のディスクと、第１のディスクよりも書込み速度が低速な第２のディスクと、各ディスクの書き込みを制御する制御部と、外部から受信したデータが一時的に書き込まれるキャッシュメモリと、を備える構成である。 - 特許庁

The system comprises a read only memory (ROM) configured to store a first group of the microcode and a random access memory (RAM) cache configured to temporarily store blocks of a second group of the microcode.例文帳に追加

当システムは、マイクロコードの第１のグループを格納するよう構成された読み出し専用メモリ（ＲＯＭ）及びマイクロコードの第２のグループのブロックを一時的に格納するよう構成されたランダム・アクセス・メモリ（ＲＡＭ）キヤツシュを有する。 - 特許庁

The file acquisition system manages a cache divided into two sorts, i.e. first sort group IDs (constituted of only main group IDs) and second sort group IDs (constituted of main group IDs and subgroup IDs) and deletes a file matched with a condition (a condition in each URL or in each group ID) determined by deleting file determination processing 1 (S161) from the cache (S165).例文帳に追加

第一種グループＩＤ（メイングループＩＤのみから構成されるもの）と第二種グループＩＤ（メイングループＩＤとサブグループＩＤとから構成されるもの）との２種類に分けキャッシュを管理し、削除ファイル決定処理１（Ｓ１６１）によって決定された条件（ＵＲＬ単位またはグループＩＤ単位の条件）に合致するファイルをキャッシュから削除する（Ｓ１６５）。 - 特許庁

The method includes a step for fetching a first instruction line from a level 2 cache; a step for identifying, in the first instruction line, a branch instruction targeting an instruction that is outside of the first instruction line; a step for extracting an address from the identified branch instruction; and a step for prefetching, from the level 2 cache, a second instruction line containing the targeted instruction using the extracted address.例文帳に追加

方法は、レベル２キャッシュから第１の命令ラインをフェッチするステップと、第１の命令ラインにおいて、第１の命令ラインの外部にある命令をターゲットとする分岐命令を識別するステップと、識別された分岐命令からアドレスを抽出するステップと、抽出されたアドレスを用いて、レベル２キャッシュから、ターゲットとされた命令を含む第２命令ラインをプリフェッチするステップを含む。 - 特許庁

Prior to execution of a job, a section counter cache 36 is checked for existence of a required section counter and if it does not exist, a relevant section counter is copied from the first nonvolatile memory 32 to the second nonvolatile memory 35 and used.例文帳に追加

ジョブの実行に先立ち、必要な部門の部門別カウンタが部門別カウンタキャッシュ３６に存在するか否かを調べ、無いときは該当する部門別カウンタを第１の不揮発メモリ３２から第２の不揮発メモリ３５にコピーして使用する。 - 特許庁

The semiconductor integrated circuit is further provided with plural power source lines for the cache memory, which comprises first metallic wiring layers 4AL extending at an arbitrary angle with respect to the direction of arrangement of the memory cells and plural power source lines for the cache memory, constituted of plural second metallic wiring layers 3AL which extend along the direction of arrangement of the memory cells.例文帳に追加

半導体集積回路１１は更に、メモリセルの配列方向に対し任意の角度で傾斜して夫々延在する第１金属配線層（４ＡＬ）から構成されるキャッシュメモリの複数の電源線と、第１金属配線層（４ＡＬ）とメモリセルとの間に位置し、メモリセルの配列方向に沿って夫々延在する複数の第２金属配線層（３ＡＬ）から構成されるキャッシュメモリの複数の電源線とを備える。 - 特許庁