「variable-frequency clock」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

The synchronization detection circuit 6 compares the variable frequency division clock 101 with the VCO frequency division clock 501 to detect a synchronization state of the clock phase locked loop circuit and to provide an output of a synchronization detection result 601 to the automatic selection circuit 7.例文帳に追加

同期検出回路６は、可変分周クロック１０１とＶＣＯ分周クロック５０１とを比較することによりクロック位相同期回路の同期状態を検出して、同期検出結果６０１を自動選択回路７に出力する。 - 特許庁

This computer is provided with plural variable clock generating circuits 115 and 116, a clock output switching circuit 117 for switching outputs from those plural variable clock generating circuits, and an operating system 101 having a clock frequency controlling part 111 for controlling the plural variable clock generating circuits 115 and 116 to output different clock frequencies for executing a program and controlling the switching of the clock output switching circuit 117 to select the output of the clock frequencies.例文帳に追加

複数の可変クロック発生回路１１５、１１６と、この複数の可変クロック発生回路からの出力を切替えるクロック出力切替え回路１１７と、複数の可変クロック発生回路１１５、１１６が、プログラムを実行する異なるクロック周波数を出力するように制御するとともに、クロック出力切替え回路１１７がクロック周波数の出力を選択するように切替え制御するクロック周波数制御部１１１を有するオペレーティングシステム１０１とを備えている。 - 特許庁

The clock reproducing apparatus is configured to shift the oscillated frequency or the phase of a frequency variable oscillation means by one sampling clock in a direction of extending the tracking range of a symbol rate on the basis of the result of the detection.例文帳に追加

この検出の結果に基づいて、シンボルレートの追従範囲を拡張する方向に、前記周波数可変発振手段の発振周波数又は位相を１サンプリングクロック分シフトするように構成する。 - 特許庁

In an electronic apparatus having a plurality of sources, the clock rate of a serial communication is set variable in frequency so as not to interfere with the frequency of the source operating at present.例文帳に追加

複数のソースを有する電子機器において、シリアル通信のクロックレートを現在作動しているソースの周波数と干渉しない周波数とするように可変とした。 - 特許庁

To prevent the deterioration of processing capability due to a low frequency even when the frequency of a synchronizing clock signal is variable, and to suppress power consumption.例文帳に追加

同期クロック信号の周波数が可変な場合、低周波数とされても、処理能力の低下を防止するとともに、電力消費を抑制することができるようにする。 - 特許庁

Further, a frequency variable range is easily compensated even when a power supply voltage is turned to a low voltage and the frequency deviation of the clock signals is highly accurately maintained.例文帳に追加

さらに、電源電圧が低電圧化されても容易に周波数可変範囲を補償してクロック信号の周波数偏差を高精度に維持することができる。 - 特許庁

The legacy IP converter 12-2 set as the first clock slave performs clock synchronization by controlling a clock frequency of a variable clock unit so that a receiving buffer amount stored in a receiving buffer of a one specified channel of the legacy IP converter 12-1 set as a clock master becomes stable at a center value.例文帳に追加

第１クロックスレーブを設定したレガシーＩＰ変換器１２−２は、クロックマスタを設定したレガシーＩＰ変換器１２−１の特定１チャネルの受信バッファに蓄積された受信バッファ量をセンタ値に安定するように可変クロック部のクロック周波数を制御してクロック同期する。 - 特許庁

The photometric device includes a constant current generation circuit, a fixed clock signal generation circuit which generates a fixed clock signal having a fixed frequency, a photoelectric conversion element, a variable clock signal generation circuit, and a digital signal generation circuit.例文帳に追加

測光装置は、定電流生成回路、周波数が一定の固定クロック信号を生成する固定クロック信号生成回路、光電変換素子、可変クロック信号生成回路、およびデジタル信号生成回路を含む。 - 特許庁

The phase and frequency comparator CPF compares the frequency of a signal Din with the frequency of a signal H to produce a variable voltage analog control signal VC to apply direct voltage control to the oscillator VCO, as a result, a clock signal H with a frequency set to the mean clock frequency of the data signal Din is produced.例文帳に追加

比較器ＣＰＦ内で信号ＤｉｎおよびＨの周波数を比較することにより、発振器ＶＣＯを直接電圧制御するための可変電圧アナログ制御信号ＶＣが生じ、その結果、データ信号Ｄｉｎの平均クロック周波数に設定された周波数を有するクロク信号Ｈが生じる。 - 特許庁

Thus, the frequency F2 determined by the second variable resistor 122 is made to be the center part of a frequency, and the frequency F1 determined by the first variable resistor 121 is made to be a variation, and the frequency obtained by synthesizing both of them is outputted from the VCO part 101 as the system clock.例文帳に追加

これによって、第２の可変抵抗器１２２によって決まる周波数Ｆ２が周波数の中心部分となり、第１の可変抵抗器１２１に決まる周波数Ｆ１が変動分となって両者を合成した周波数がＶＣＯ部１０１からシステムクロックとして出力される。 - 特許庁

To provide a delay synchronous circuit that is stably synchronized with an external clock where a load of a variable delay device is released at a high frequency oscillation.例文帳に追加

高周波動作時に可変遅延器の負荷を減少させ、外部クロックに安定的に同期する遅延同期回路を提供する。 - 特許庁

Since the oscillator 115 is provided with a variable capacitance diode for changing the frequency of the clock signal in accordance with electric capacitance, the frequency of the clock signal is adjusted by changing the electric capacitance of the variable capacitance diode by the command from the MC 114 at the time of judging that the frequency of the radiated radio wave is included within the frequency band of the sound signal.例文帳に追加

クロック信号周波数の調整は、電気容量に応じてクロック信号周波数を変えるための可変容量ダイオードをクロック発振器が備えることにより、輻射される電波の周波数が音声信号の周波数帯域内と判定したとき、マイコンからの指令により可変容量ダイオードの電気容量を変えることにより行う。 - 特許庁

The phase comparator 22 obtains the phase difference between the reference clock signal outputted by the reference oscillator 12 and the clock signal outputted by the variable frequency divider 28, and outputs a phase difference signal.例文帳に追加

位相比較器２２は、基準発振器１２の出力した基準クロック信号と可変分周器２８の出力したクロック信号との位相差を求めて位相差信号を出力する。 - 特許庁

The clock supplying circuit 16 is constituted with a frequency variable PLL circuit to switch the oscillation frequency of the PLL circuit with a control means 14 when the frequency band of the signal received with the signal receiving unit 10 is interfered with the frequency of the clock signal of the clock supplying circuit 16.例文帳に追加

そして、クロック供給回路１６を、周波数可変型のＰＬＬ回路により構成し、信号受信部１０で受信する信号の周波数帯と、クロック供給回路１６のクロック信号の周波数とが互いに干渉する関係にある場合に、制御手段１４によりＰＬＬ回路の発振周波数を切り換える構成とした。 - 特許庁

To realize a delay synchronizing loop capable of expanding the variable delay range of a variable delay circuit and increasing the operation frequency area of a reference clock signal and a method for driving the loop.例文帳に追加

可変遅延回路の可変遅延範囲を広げ、基準クロック信号の動作周波数領域を大きくすることができる遅延同期ループ及びこれの駆動方法を提供すること。 - 特許庁

A memory circuit is provided for storing an optimum initial delay set value for a variable delay circuit in a DLL on every operating clock frequency.例文帳に追加

ＤＬＬにおける可変遅延回路について動作クロック周波数毎の最適な初期遅延量設定量を記憶する記憶回路を備える。 - 特許庁

An oscillation wavelength is scanned according to clock frequency by changing the clock frequency of the clock signal to make a wavelength variable at a high speed, and this light source is used to enhance the resolving power and depth of invasion of the optical tomographic image display system.例文帳に追加

このクロック信号のクロック周波数を変化させることによってクロック周波数に応じて発振波長を走査することで、高速で波長を可変でき、この光源を用いることで光断層画像表示システムの分解能、および深達度を向上させることができる。 - 特許庁

A reference counter 18 generates time information on the basis of a clock having a frequency frequency-divided by the variable digital frequency-divider circuit 24, so as to feedback the time information to the phase comparator 13.例文帳に追加

また、基準カウンタ１８は、可変デジタル分周回路２４により分周された周波数を有するクロックに基づいて時間情報の生成を行い、時間情報を位相比較器１３にフィードバックさせている。 - 特許庁

To provide a variable latency circuit capable of preventing phase shift of a clock when an operation frequency is high and reducing circuit delay when the operation frequency is low.例文帳に追加

動作周波数が高いときにはクロックの位相ずれを防止することができ、動作周波数が低いときには回路遅延を低減することができる可変レイテンシ回路を提供する。 - 特許庁

To provide a voltage controlled oscillator in which temperature characteristics are corrected and a frequency variable range is reduced, a clock converter provided with the voltage controlled oscillator and an electronic appliance using the clock converter.例文帳に追加

温度特性を補正して周波数可変範囲の少ない電圧制御型発振器、この電圧制御型発振器を備えたクロック変換器およびこのクロック変換器を用いた電子機器を提供する。 - 特許庁

A passband of the IF BPF 60 is variable in accordance with a reception band through switching the equivalent resistance value of the resistor R in response to the clock frequency f_CL.例文帳に追加

ＩＦＢＰＦ６０の通過帯域は、クロック周波数ｆ_ＣＬによる抵抗Ｒの等価抵抗値の切り換えにより、受信バンドに対応して変更できる。 - 特許庁

To flexibly apply variable control to a clock frequency and a pulse mask received by an apparatus to be measured in matching with the performance of the apparatus to be measured.例文帳に追加

被測定装置に入力するクロック周波数、パルスマスクをその被測定装置の性能に合わせて柔軟に可変制御できるようにする。 - 特許庁

This system 1 comprises the slave circuits 30 and 40 operating at a variable operation frequency fa, the master circuit 22 operating at a reference frequency f0, and a clock signal generation part 10 generating and supplying a reference clock signal Sf0 to the master circuit and generating and supplying a local clock signal Sfa to the slave circuit 30 and 40.例文帳に追加

このシステム１は、可変の動作周波数ｆａで動作するスレーブ回路３０，４０と、基準周波数ｆ０で動作するマスター回路２２と、基準クロック信号Ｓｆ０を生成してマスター回路に供給し、ローカルクロック信号Ｓｆａを生成してスレーブ回路３０，４０に供給するクロック信号生成部１０と、を備える。 - 特許庁

The circuit (18) comprises a signal generator (20) generating a variable signal arranged to vary the variable signal in order to form a signal waveform as the time elapses, and an oscillator (22) for modulating the frequency of a clock signal according to a frequency modulation waveform by forming a clock signal using the variable signal.例文帳に追加

本発明の回路（１８）は、可変信号を生成する信号発生器であって、時間の経過とともに信号波形を形成するために可変信号を変化させるように構成されている、信号発生器（２０）と、可変信号を用いてクロック信号を生成することにより、周波数変調波形に従ってクロック信号の周波数を変調させる発振器（２２）を備える。 - 特許庁

This circuit (18) is a signal generator (20) producing a variable signal constituted so as to change the variable signal for generating a signal waveform together with the lapse of time, and an oscillator (22) modulating the frequency of a clock signal in accordance with a frequency modulation waveform by generating the clock signal with the variable signal used.例文帳に追加

本発明の回路（１８）は、可変信号を生成する信号発生器であって、時間の経過とともに信号波形を形成するために可変信号を変化させるように構成されている、信号発生器（２０）と、可変信号を用いてクロック信号を生成することにより、周波数変調波形に従ってクロック信号の周波数を変調させる発振器（２２）を備える。 - 特許庁

To make the variable width of an oscillation frequency small without depending on the dispersion of an oscillation frequency of a clock signal when the oscillation frequency is changed so as to prevent higher harmonics of the clock signal to be used in data processing from being included in a frequency band used in radio reception in a radio terminal device having a data processing function in addition to a voice call communication function.例文帳に追加

音声通話機能に加えてデータ処理機能を有する無線端末装置において、データ処理に使用するクロック信号の高調波が無線受信で使用している周波数帯に含まれないよう発振周波数を変える際に、クロック信号の発振周波数のバラツキによらず発振周波数の可変幅を小さくする。 - 特許庁

As a result, even when the frequency of the audio clock is changed, the oscillated frequency of a VCO section 54 can be kept constant, the variable divider section 56 outputs a signal with a prescribed frequency to keep the frequency of a signal given to the phase comparator section 52 constant.例文帳に追加

この結果、オーディオクロックの周波数が変化しても、ＶＣＯ部５４の発振周波数を一定に保つことができ、可変デバイド部５６は、一定の周波数の信号を出力し、位相比較部５２に入力される信号の周波数を一定に保つことができる。 - 特許庁

To provide a power consumption control device and method for controlling a clock frequency of an electric apparatus having a CPU variable in clock frequency according to AC power supply frequency reduction in response to tightness for power demand and thereby reducing power demand to reduce total power demand.例文帳に追加

電力需要の逼迫に応じたＡＣ電源周波数の減少量に応じて、クロック周波数可変なＣＰＵを有する電気機器のクロック周波数を制御することができ、もって電力需要を減少させて電力需要の総量を減少させることができる消費電力制御装置および方法を提供する。 - 特許庁

To provide a variable frequency generator which generates very precise variable clock frequencies for applications requiring exact longer term frequencies although a small degree of jitter may be tolerated.例文帳に追加

わずかなレベルのジッタは許容可能であるが、長い期間にわたる正確な周波数を必要としているアプリケーション用に、非常に正確な可変クロック周波数を生成する可変周波数生成器を提供する。 - 特許庁

In a variable frequency divider 28 of the PLL circuit 14, a frequency division ratio is changed periodically by a diffusion control unit 18, and the frequency of the clock signal outputted by a voltage-controlled oscillator 26 is divided and is inputted to a phase comparator 22.例文帳に追加

ＰＬＬ回路１４の可変分周器２８は、拡散制御部１８によって分周比が周期的に変化させられ、電圧制御発振器２６の出力したクロック信号の周波数を分周して位相比較器２２に入力する。 - 特許庁

A sigma/delta modulator 5 applies sigma/delta modulation to data obtained by adding fractional data M2 and modulation data X with the output signal of the variable frequency divider 2 as a clock.例文帳に追加

シグマデルタ変調器５は、可変分周器２の出力信号をクロックとして、分数部データＭ２と変調データＸとを加算したデータをシグマデルタ変調する。 - 特許庁

When a receiving buffer amount reaches a center value, a clock master synchronous control unit of a legacy IP converter 12-1 set as a clock master sets a variable clock unit at a fixed center frequency and actuates it to generate synchronous communication data from data stored in a receiving buffer, and transmits them to a legacy device 10-1.例文帳に追加

クロックマスタに設定されたレガシーＩＰ変換器１２−１のクロックマスタ同期制御部は、受信バッファ量がセンタ値に達した際に、可変クロック部を中心周波数に固定して起動させ、受信バッファの蓄積データから同期通信データを生成してレガシー機器１０−１に送信する。 - 特許庁

Furthermore, the system comprises a means (101) for supplying a variable operating voltage to the performing means and means (104) for dynamically varying the frequency of the clock signal responsive to observed changes in the variable operating voltage.例文帳に追加

システムはさらに、その実行手段に変動する動作電圧を供給するための手段(101)と、その変動する動作電圧の観察された変化に応答してクロック信号の周波数を動的に変更するための手段(104)を備える。 - 特許庁

The rate of change of a voltage value of the drive signal COM per unit time is made variable by making the frequency of the clock signal CLK2 variable in accordance with the deformation rate of the pressure generation element per unit time.例文帳に追加

本発明は、クロック信号ＣＬＫ２の周波数を圧力発生素子の単位時間当たりの変形率に応じて可変させることにより、駆動信号ＣＯＭの単位時間当たりの電圧値の変化率を可変にしている。 - 特許庁

A system clock outputted from a variable rectangular wave oscillator 8 is a rectangular wave of an iterated frequency 4×(1/(2N+1)) times the carrier frequency of the one of a received signal inputted into an A/D converter 1 (N is a natural number).例文帳に追加

可変矩形波発振器８から出力されるシステムクロックは、Ａ／Ｄ変換器１に入力される受信信号の搬送波周波数の４×（１／（２Ｎ＋１））（Ｎは自然数）倍の繰り返し周波数の矩形波である。 - 特許庁

An Fs decoder section 32 decides the frequency division ratio information P, Q on the basis of the Fs information denoting the frequency of an audio clock transmitted from a transmission side, and applies the information to variable divider sections 55 and 56.例文帳に追加

Ｆｓデコード部３２は、送信側から送信されてきた、オーディオクロックの周波数を表すＦｓ情報に基づいて、分周比の情報であるＰとＱを決定し、可変デバイド部５５と可変デバイド部５６に供給する。 - 特許庁

The dummy load circuit (142/242) simulates a load circuit (141/241) driven by a load driver circuit (151/252) based upon a first clock signal (TCLK) of variable frequency.例文帳に追加

ダミー負荷回路（１４２／２４２）は、可変周波数の第１クロック信号（ＴＣＬＫ）に基づいて負荷ドライバ回路（１５１／２５１）によって駆動される負荷回路（１４１／２４１）を模擬する。 - 特許庁

Further, the processors A11 varies the source voltage supplied to the processor A11 by controlling a variable power source 16 according to the frequency of the clock inputted to the processor A11.例文帳に追加

また、プロセッサＡ１１は、プロセッサＡ１１に入力されるクロックの周波数に応じて可変電源１６を制御して、プロセッサＡ１１に供給される電源電圧を変更する。 - 特許庁

To provide a highly versatile variable frequency clock circuit or the like, which can perform acceleration/deceleration at different acceleration speeds up to various target frequencies, in a relatively simple constitution.例文帳に追加

比較的簡単な構成で、多種多様の目標周波数まで異なる加速度で加減速させることができ、汎用性の高い周波数可変クロック出力回路等を提供する。 - 特許庁

Frequency modulation devices 11, 13 form image clocks 16, 17 based on setting values (variable magnification coefficients) input from setting registers 12, 14 corresponding to a reference clock signal Refclk generated by a reference clock generator 10.例文帳に追加

周波数変調デバイス１１，１３は、基準クロック発生部１０から発生された基準クロック信号Ｒｅｆｃｌｋと対応する設定レジスタ１２，１４から入力された設定値（変倍係数）に基づいて画像クロック１６，１７を生成する。 - 特許庁

A delay part D1 stores a detecting signal obtained by detecting an FSK (Frequency Shift Keying) modulated signal, and delay parts D3 and D4 store values of symbols represented by the detecting signal before and after a symbol clock generated by a variable frequency oscillation part VFO for a half cycle.例文帳に追加

ＦＳＫ（Frequency Shift Keying）変調信号を検波して得られる検波信号を遅延部Ｄ１が記憶し、可変周波数発振部ＶＦＯが生成するシンボルクロックの半サイクル分前及び半サイクル分後の時点で検波信号が表すシンボルの値を遅延部Ｄ３及びＤ４が記憶する。 - 特許庁

A pixel clock controlling circuit 23 makes the transition timing of pixel clocks variable based on the comparison result between phase data 21 that instruct the transition timing and high frequency clocks generated by a high frequency clock generating circuit 20 and beam spot position is corrected by inputting the signals, in which the phases of the pixel clocks are shifted, into a light source 24.例文帳に追加

遷移タイミングを指示する位相データ２１と、高周波クロック生成回路２０で生成された高周波クロックとの比較結果を基に、画素クロック制御回路２３は画素クロックの遷移タイミングを可変にし、画素クロックの位相をシフトさせた信号を光源２４に入力することにより、ビームスポット位置を補正する。 - 特許庁

A clock frequency in response to an increase in the contents reproduction speed is set high and a system clock outputs a variable clock signal to each of processing sections such as a data storage section, a decode section, a buffer control section, an output control section, and an output display section for executing data processing associated with the contents reproduction processing.例文帳に追加

コンテンツ再生速度の上昇に応じてクロック周波数を高く設定して、システムクロックから出力し、システムクロックの出力する可変クロック信号をコンテンツ再生処理に関するデータ処理を実行する各処理部、例えば、データ記憶部、デコード部、バッファ制御部、出力制御部、出力表示部の各々に入力する。 - 特許庁

The automatic selection circuit 7 observes the synchronization detection result 601 to execute an operation of automatically revising a frequency division number of the variable frequency divider circuit 1 when the clock phase locked loop circuit is not synchronized within a prescribed time the timer 8 indicates.例文帳に追加

自動選択回路７は、同期検出結果６０１を観測して、タイマー８が示す一定時間内にクロック位相同期回路が同期しない場合には可変分周回路１に対する分周数を自動的に変更するという動作を実行する。 - 特許庁

A phase synchronizing circuit 10 is provided with a synchronizing loop circuit 12 equipped with a phase comparator 14, a voltage control oscillator 18 and a variable frequency-divider 20 for 1/n frequency-dividing and outputting a clock signal f_VCO output by the voltage controlled oscillator 18.例文帳に追加

位相同期回路１０は、位相比較器１４と、電圧制御発振器１８と、電圧制御発振器１８の出力したクロック信号ｆ_ＶＣＯを１／ｎ分周して出力する可変分周器２０とを備えた同期ループ回路１２を有する。 - 特許庁