「write cycle」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

In a cycle of a first write command, a first write data is latched in a data register, while a first control signal deciding whether the first write data is masked or not is latched to the DM register conforming to a first data mask signal.例文帳に追加

第１の書き込みコマンドのサイクルにおいて、第１の書き込みデータをデータレジスタにラッチすると共に、第１のデータマスク信号に従って、第１の書き込みデータをマスクするか否かの第１の制御信号をＤＭレジスタにラッチする。 - 特許庁

To make the hold-time of write-in data securable without using a delay buffer in a semiconductor integrated circuit device in which a write-in control circuit for securing a hold-time at the time of a write-in cycle is built in.例文帳に追加

書き込みサイクル時のデータホールド時間を確保するための書き込み制御回路を内蔵した半導体集積回路装置において、書き込みデータのホールド時間を遅延バッファーを用いずに確保することができることを目的とする。 - 特許庁

During a cycle where the first write command is entered and a cycle where the overwritten data is written in the memory cell, the second write circuit overwrites the overwritten data with at least a part of second write data entered from the outside again, and encodes the reoverwritten overwrite data and writes the data in the memory cell.例文帳に追加

第２の書き込み回路は、第１のライトコマンドが入力されたサイクルと上書きされたデータがメモリセルに書き込まれるサイクルの間に、外部から入力された第２のライトデータの少なくとも一部を上書きされたデータに再上書きし、再上書きされた上書きデータを符合化してメモリセルに書き込む。 - 特許庁

To correctly write the information of a bus cycle in a monitoring memory without delaying the bus cycle of a common bus executed by a master unit driven by a high speed CPU clock.例文帳に追加

高速なＣＰＵクロックで動作するマスタユニットが実行する共通バス上のバスサイクルを遅延させることなく、バスサイクルの情報を正しくモニタ用メモリに書き込むことを可能とする。 - 特許庁

To obtain a semiconductor memory in which sense speed of a next cycle is increased by preventing reduction of a write-in level of data for a cell.例文帳に追加

データのセルへの書き込みレベルの低下を防止し、次サイクルのセンススピードを速くする半導体記憶装置を提供する。 - 特許庁

The first free page is marked as available, and the page marked as available is written to in a subsequent write cycle.例文帳に追加

この第１のフリーページは、使用可能とマークされ、そして使用可能とマークされたページは、次の書き込みサイクルで書き込まれる。 - 特許庁

The data are transferred between the memories in one cycle on the basis of the read signal, a first address, the write signal and a second address.例文帳に追加

そのデータは、リード信号と第１アドレスとライト信号と第２アドレスとに基づいてメモリ間を１サイクルで転送される。 - 特許庁

To speed up a random access cycle by shortening a finish time of write operation into a memory cell in a semiconductor memory.例文帳に追加

半導体記憶装置において、メモリセルに対する書き込み動作の完了時間を短縮し、ランダムアクセスサイクルの高速化を図る。 - 特許庁

The host computer 10 writes valid data transferred from the memory controller 20 in the first data buffer, transfers a write burst data block to the second data buffer to write it and outputs the write burst data block to the system bus 11 in a valid data transfer clock cycle.例文帳に追加

ホストコンピュータは、メモリコントローラから転送される有効データを第１のデータバッファに書き込み、ライトバーストデータブロックを第２のデータバッファに転送して書き込み、かつライトバーストデータブロックを有効データ転送クロックサイクルにシステムバスに出力する。 - 特許庁

Then, the target devices 13-1 and 13-2 generate a read data reply cycle or a write data reception capability notifying cycle after preparation for the held cycle is completed and the master devices 11-1 and 11-2 respond based on the target information and the transaction information.例文帳に追加

そして、ターゲット装置１３−１、２は、保留させたサイクルに対する準備完了後に、リードデータ返信サイクルまたはライトデータ受信可能通知サイクルを発生し、マスタ装置１１−１、２がターゲット情報とトランザクション情報に基づいて応答する。 - 特許庁

Thereby, when failure is less in all bits or failure is unevenly distributed, an useless write cycle can be efficiently eliminated.例文帳に追加

これにより、全ビット中にフェイルが少ない場合、又はフェイルが偏っている場合は無駄な書込みサイクルを効率よく無くすことができる。 - 特許庁

The maintenance port is constituted, so that write-in operation is set up at the time of the start of the clock cycle and write-in operation is performed at the time of the finish of retrieving operation and at the time of the start of retrieving precharge operation.例文帳に追加

メンテナンスポートは、クロックサイクルの開始時に書き込み動作をセットアップし、検索動作の終了時および検索プリチャージ動作の開始時に書き込み動作を実行するように構成されている。 - 特許庁

An arbitration circuit 60 monitors the write control enable signal WEX, a read enable signal RE, and a write enable signal WE to find a cycle where the CPU 80 is not accessing the RAM 90.例文帳に追加

調停回路６０は、書込制御イネーブル信号ＷＥＸ、読出イネーブル信号ＲＥおよび書込イネーブル信号ＷＥをモニタし、ＣＰＵ８０がＲＡＭ９０へアクセスしていないサイクルを見出す。 - 特許庁

When a CPU 11 sets a data value of the specified bits of a TIER register 14 into '0', a write cycle to write the '0' setting data in which only the object bits are turned into '0' is performed by outputting a '0' setting address TIER0W.例文帳に追加

ＣＰＵ１１が、TIERレジスタ１４の指定ビットのデータ値を“０”にセットする場合は、その対象ビットのみを“０”にした“０”セット用データを書き込むライトサイクルを“０”セット用アドレスTIER0Wを出力して行う。 - 特許庁

A register write control part 431 outputs information showing a register to write in and a writing position (high-order or low-order) in each instruction issued in one cycle to selectors 4321, 4322.例文帳に追加

レジスタ書込制御部４３１は、１のサイクルで発行された各命令における書き込むレジスタと書き込み位置（上位又は下位のいずれか）を示す情報をセレクタ４３２１、４３２２へ出力する。 - 特許庁

An address control section 113 sets a read address in a head address =000, sets a write enable signal to a low level for a period before a cycle of a read address, and sets the signal to a high (active) level for a period after the cycle.例文帳に追加

アドレス制御部１１３は読み出しアドレスを先頭アドレス＝０００にセットし、また、ライトイネーブル信号を１つの読み出しアドレスのサイクルの前の区間でローにし、後の区間でハイ−アクティブにする。 - 特許庁

Those controllers (A) 100, (B) 101, and (C) 102 perform control for storing the same write data to the three devices only in a single write cycle for a common address space different from the three address spaces for gaining write access to the respective devices.例文帳に追加

これらのコントローラ（Ａ）１００，コントローラ（Ｂ）１０１，コントローラ（Ｃ）１０２は、各デバイスにそれぞれライトアクセスするための３個のアドレス空間とは異なる共通のアドレス空間に対して一回のライトサイクルのみで、３個のデバイスに同一ライトデータを格納させる制御を行う。 - 特許庁

A processor has a CPU 1 for executing the command, a memory 2 for storing information, a BIU 3 for starting a read bus cycle, a write bus cycle, and a dummy bus cycle of none of these for the memory with the memory, and an RMWU 10 between the CPU 1 and the BIU 3.例文帳に追加

プロセッサは、命令を実行するＣＰＵ１と、情報を記憶するメモリ２と、メモリとの間でメモリに対してリードバスサイクル、ライトバスサイクル、その何れでもないダミーバスサイクルを起動するＢＩＵ３と、ＣＰＵ１とＢＩＵ３との間のＲＭＷＵ１０とを備える。 - 特許庁

To provide an apparatus and method for driving a ferroelectric memory that can secure an enough read/write cycle time of an address during a chip is driven.例文帳に追加

チップ駆動時にアドレスのリード／ライトサイクル時間を十分に確保できるようにした強誘電体メモリの駆動装置及び方法を提供する。 - 特許庁

A communication system allows an existing device bus interface to communicate during a high-speed read / write cycle of memory accumulated into the memory stick.例文帳に追加

通信システムは、既存の装置バスインターフェイスが、メモリスティック内に集積されたメモリの高速読み取り／書き込みサイクル間に通信するのを許す。 - 特許庁

To provide a nonvolatile random access memory device, wherein a voltage for write-in and erasing of electric charge is lower for improved cycle possibility.例文帳に追加

電荷の書込みおよび消去が可能な電圧を低くし、サイクル可能性を向上させた不揮発性ランダム・アクセス・メモリ・デバイスを提供する。 - 特許庁

Alternatively, if the capacitor is reduced to half, random access write cycle time can be further shortened, keeping data maintain time at the same level.例文帳に追加

あるいは、コンデンサを半分にすることによって、依然としてデータ保持時間を維持しながら、ランダム・アクセス書込みサイクル時間がさらに短縮される。 - 特許庁

One cycle of write access and read access for image data is performed for the image memory area with a plurality of pixels in a horizontal direction as a unit.例文帳に追加

画像メモリ領域に対して、水平方向の複数画素単位で、画像データの書き込みアクセスおよび読み出しアクセスの１サイクルを行なう。 - 特許庁

To write back error correction data only by a cache control circuit without consuming any special cycle for write-back, adding any special storage element or the like, or needing any interrupt function of a CPU.例文帳に追加

エラー訂正データの書き戻しのために特別なサイクルを消費せず、特別な記憶素子などを追加せず、ＣＰＵの割り込み機能を必要とせず、キャッシュ制御回路のみで訂正データの書き戻しを実現する。 - 特許庁

A single operation, such as a read only operation or a write only operation, can be performed as well as the dual operation of performing the read operation and the write operation in the same cycle.例文帳に追加

同じサイクルにおいて、単一の動作、例えば、読出し専用動作又は書込動作のいずれかのみを行うこともでき、読出動作及び書込動作を同時に実行するデュアル動作を行うこともできる。 - 特許庁

A command signal set defines whether a read operation and a write operation are generated in a bus cycle and further defines whether effective data exists for every bit of the read operation and the write operation.例文帳に追加

コマンド信号集合が、バスサイクル中に読み取り動作及び書き込み動作が発生するかどうかを定義すると共に、読み取り動作及び書き込み動作のビット毎に有効データが存在しているかどうかを定義する。 - 特許庁

In a rewriting test mode in which a test signal LPMAX is inputted, write-in operation of data of one page and verify-read-out operation confirming a write-in state are repeated until it is discriminated that a write-in cycle reaches the maximum number of times independently of a result of verify-read-out.例文帳に追加

テスト信号ＬＰＭＡＸを入力した書き換えテストモードでは、１ページ分のテストデータの書き込み動作及び、書き込み状態を確認するベリファイ読み出し動作を、ベリファイ読み出しの結果の如何に拘わらず、書き込みサイクルが最大回数に達したことが判定されるまで繰り返す。 - 特許庁

To facilitate a bus master device of a high-order bus side, quickly migrating to a next process, when an successive write cycle from a high-order bus to a low-order bus is executed.例文帳に追加

高位バスから低位バスへ連続した書込サイクルを実行する場合に高位バス側のバスマスタ装置が次の処理に迅速に移行するようにする。 - 特許庁

The decoding signal circuit generates a dual operation decoding signal, thereby enabling a memory device to perform a read operation and a write operation in one clock cycle.例文帳に追加

デコード信号回路は、デュアル動作デコード信号を生成し、これにより、メモリデバイスは、１つのクロックサイクルで読出動作及び書込動作を行うことができる。 - 特許庁

Consequently, even when a period wherein data are effective on a data bus is earlier than a write cycle, the data can be sent and received without causing any error.例文帳に追加

この結果、データバス上にデータが有効である期間がライトサイクルより早まっている場合でも、エラーを生じることなくデータの授受を行なうことができる。 - 特許庁

To provide a FIFO which can write and read data every each cycle with a more compact circuit constitution even when actuated with a high-frequency number.例文帳に追加

より小さい回路構成で、高周波数で動作させた場合においても毎サイクルのデータの書き込みおよび読み出しが可能なＦＩＦＯを提供する。 - 特許庁

To provide an address comparing circuit in which switching of an output of a comparing signal in a write-cycle is suppressed and a needless charging/discharging current of comparing signal line can be reduced.例文帳に追加

ライトサイクルでの比較信号出力の切替わりを抑え、不要な比較信号線の充放電電流を削減可能なアドレス比較回路を提供する。 - 特許庁

To provide a magnetic write head for perpendicular magnetic recording having helical coil design that reduces manufacturing complexity and improving cycle time for manufacture.例文帳に追加

製造の複雑性を低減し、製造のサイクル時間を改善するヘリカルコイル設計を有する、垂直磁気記録のための磁気書込みヘッドを提供する。 - 特許庁

To provide a semiconductor storage device that performs ECC operation using a column cycle, which overwrites only a part of write data according to a byte mask signal.例文帳に追加

カラム系のサイクルを利用したＥＣＣ動作を行う半導体記憶装置において、バイトマスク信号に応じたライトデータの部分的な上書きを可能とする。 - 特許庁

This read/write control circuit 301 detects the continuity of addresses from a forward coincidence address retroactive by a prescribed address cycle from a start address regardless of the determination of the lock/ release of the address cycle by a lock/release determining circuit 300, and it generates a read/write start signal when the continuity of addresses is detected.例文帳に追加

リード／ライト制御回路３０１は、ロック／リリース判定回路３００によるアドレス周期のロック／リリースの判定とは無関係に、開始アドレスから所定アドレス周期分さかのぼった前方一致アドレスからアドレスの連続性を検出し、アドレスの連続性が検出されれば、リード／ライト開始信号を発生する。 - 特許庁

In the case that the reply of read data or the reception of write data can not be immediately performed for a read or write cycle executed by the master devices 11-1 and 11-2, target devices 13-1 and 13-2 impart target information and transaction information to the master devices 11-1 and 11-2 and hold and tentatively end the cycle.例文帳に追加

ターゲット装置１３−１、２は、マスタ装置１１−１、２によって実行されるリードまたはライトサイクルに対して、即時にリードデータの返信またはライトデータの受信が不可能な場合には、マスタ装置１１−１、２にターゲット情報とトランザクション情報を通知し、サイクルを保留させて一旦終了させる。 - 特許庁

To remarkably shorten a write cycle compared with a conventional method, even in a batch write operation mode and to perform evaluation for durability in rewriting in a short period of time without increasing a layout space in a semiconductor storage device.例文帳に追加

半導体記憶装置において、レイアウト面積を増大させることなく、一括書き込み動作モードにおいても従来よりも大幅に書き込みサイクルを短縮でき、書き換え耐性の評価を短時間に行なえるようにする。 - 特許庁

To provide a device control system which is able to store the same write data to a plurality of devices, having the specifications of at least some of the address registers made common, only in a single write cycle and can improve access efficiency.例文帳に追加

少なくとも一部のアドレスレジスタの仕様を共通化した複数ｎのデバイスに対しての、一回のライトサイクルのみで同一ライトデータを格納することができ、アクセス効率を向上できるデバイス制御システムを提供する。 - 特許庁

A latch is provided in a write driver WD, and the resistance of a phase change element is made higher with a write enable signal in each column cycle and made lower simultaneously inactivation of a precharge signal after input of a precharge command.例文帳に追加

ライトドライバＷＤ内にラッチを設け、相変化素子の高抵抗化は、カラムサイクル毎にライトイネーブル信号により行い、低抵抗化は、プリチャージコマンドが入力された後にプリチャージ信号を非活性化すると同時に行う。 - 特許庁

An I/O memory control circuit 4 recognizes an I/O cycle or not, based on a signal from a CPU 1, and at the time of recognizing the I/O memory, generates three write timing in an I/O log storing memory 7 during the I/O cycle.例文帳に追加

Ｉ／Ｏ・メモリ制御回路４はＣＰＵ１からの信号を基にＩ／Ｏサイクルか否かを認識し、Ｉ／Ｏサイクルであることを認識するとそのサイクル中にＩ／Ｏログ格納メモリ７に対して３回の書込みタイミングを生成する。 - 特許庁

To configure a decoding signal circuit to generate a dual operation decoding signal that enables a memory device to perform a read operation and a write operation in one clock cycle.例文帳に追加

デコード信号回路は、デュアル動作デコード信号（dual operation decoding signal）を生成し、これにより、メモリデバイスは、１つのクロックサイクルで読出動作及び書込動作を行うことができる。 - 特許庁

To provide a semiconductor memory which can take in and generate internal write-in data reliably even if the flight time of a data bus is made equal to the cycle time of a clock signal.例文帳に追加

データバスのフライトタイムがクロック信号のサイクルタイムと同程度となっても確実に、内部書込データを取込み生成することのできる半導体記憶装置を提供する。 - 特許庁

Then, the clock frequency and the length of the page on the tape streamer drive are set (S004) based on the maximum clock frequency and the maximum write cycle detected from the MIC.例文帳に追加

そして、ＭＩＣから検出されたマキシマム・クロック・フリーケンシー、マキシマム・ライト・サイクルに基づいて、テープストリーマドライブにおけるクロック周波数、ページ長を設定する（Ｓ００４）。 - 特許庁

Concretely, in the memory, the relieving processing of the defective cell is executed by executing the cell check of a sector different from an access sector in an erasure/write-in processing cycle to a memory cell array 11.例文帳に追加

具体的には、メモリ・セル・アレイ１１への消去・書き込み処理サイクルにおいて、アクセス・セクタと異なるセクタのセル検査を実行し、不良セルの救済処理が実行される。 - 特許庁

To reduce the time of for the overall write operation cycle, including reading and erasure, and enhance affinity with a CMOS process for facilitating realization of a low-cost memory hybrid system LSI.例文帳に追加

読み出し，消去を含めた書き込み動作サイクル全体の時間が短く、ＣＭＯＳプロセスとの親和性が高くして、低コストのメモリ混載システムＬＳＩの実現を容易にする。 - 特許庁