「write cycle」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

The memory device provided with SDRAM is a memory device controlling SDRAM performing burst access based on burst length, a cycle number counter setting the number of times of burst access based on the burst length at the time of initialization at which the burst length is set is provided, burst cycles in a read/write cycle are performed by the number of times set in the cycle number counter.例文帳に追加

ＳＤＲＡＭを備えたメモリ装置は、バースト長に基づくバーストアクセスを行うＳＤＲＡＭを制御するメモリ装置であって、前記バースト長を設定する初期化時に、バースト長に基づくバーストアクセスの回数を設定するサイクル数カウンタを設け、リード／ライトサイクルにおけるバーストサイクルを該サイクル数カウンタに設定された回数だけ行うようにしたことである。 - 特許庁

An on-chip die region required for a signal path is reduced by unnecesitating the supply of a second complementary write enable signal, and power consumption also is reduced due to the fact that there are one less lines to be switched during a given write in cycle.例文帳に追加

第２の相補な書込イネーブル信号を供給する必要をなくすことにより、信号経路のために要求されるオンチップのダイ領域は縮小され、所与の書込サイクル中にスイッチするべき線が１本少ないという事実により、付随して電力要求も減じられる。 - 特許庁

The method for the integrated circuit 200 to execute the read operation and the write operation concurrently with the invention includes the cache memory blocks to separate the read operation and the write operation into the memory blocks and the cache memory blocks and execute them concurrently within one cycle of a clock signal.例文帳に追加

本発明による集積回路２００の読み取り動作と書き込み動作とを同時に実行する方法はキャッシュメモリブロックを具備してクロック信号の１周期内で読み取り動作及び書き込み動作がメモリブロックとキャッシュメモリブロックとに分けられて同時に実行される。 - 特許庁

A die region of on-chip required for a signal path is reduced by unnecesitating to supply a second complementary write-in enable-signal, and power consumption also is reduced due to the fact that lines to be switched during a write-in cycle is less by one line.例文帳に追加

第２の相補な書込イネーブル信号を供給する必要をなくすことにより、信号経路のために要求されるオンチップのダイ領域は縮小され、所与の書込サイクル中にスイッチするべき線が１本少ないという事実により、付随して電力要求も減じられる。 - 特許庁

In the case a write address 120 supplied from a CPU is included in an address array 1 and a hit decision circuit 3 decides a cache hit, write address 100 (200) supplied from the CPU is written to a data array 2 in a next clock cycle of the cache hit decision by F/Fs 10 to 13.例文帳に追加

ＣＰＵから供給されたライトアドレス１２０がアドレスアレイ１に含まれ、ヒット判定回路３によってキャッシュヒットが判定された場合、Ｆ／Ｆ１０〜１３によって、そのキャッシュヒットの判定の次のクロックサイクルで、ＣＰＵから供給されたライトデータ１００（２００）がデータアレイ２に書き込まれる。 - 特許庁

An RE and WE generation circuit 30 generates an enable signal of the cycle shorter than the cycle of read-enable and write-enable of two processors, and generates the control signal to give access priority to a dual port RAM to the processor which is firstly accessed to an arbitration circuit 40 based on the signal.例文帳に追加

ＲＥ・ＷＥ生成回路３０で２つのプロセッサのリードイネーブル、ライトイネーブルのサイクルより短いサイクルのイネーブル信号を生成し、その信号を元に調停回路４０で先にアクセスしたプロセッサにデュアルポートＲＡＭへのアクセス優先権を与える制御信号を生成する。 - 特許庁

A second row system decoder activates a row same as a row specified one cycle before and the write driver WDR of the parity part outputs the parity to the bit line pair WBLP for writing when any column is instructed to perform writing at one cycle before.例文帳に追加

第２ロウ系デコーダ１９は、１サイクル前で指定された行と同一行のワード線ＰＷＬを活性化させ、パリティ部の書込みドライバＷＤＲは、１サイクル前にいずれかの列が書込みを指示されたときに、パリティを書込み用ビット線対ＷＢＬＰに出力する。 - 特許庁

In a field memory 10, read/write is performed in field units, the data of the previous field are read from a selection region with an address value adr in 1 access cycle, and the data of the next field are written there.例文帳に追加

フィールドメモリ１０では、読出し／書込みをフィールド単位で行い、１アクセスサイクルで、アドレス値ａｄｒによる選択領域から前フィールドのデータを読出し、そこに次フィールドのデータを書込む。 - 特許庁

To provide a register controller capable of controlling the data value of a register as expected even when each of plural CPU performs a read modify write cycle to the same register at any timing.例文帳に追加

複数のＣＰＵが同一のレジスタに対してどのようなタイミングでリード・モディファイ・ライトサイクルを行った場合でも、そのレジスタのデータ値が期待値通りになるように制御できるレジスタ制御装置を提供する。 - 特許庁

A word line driver drives a word line for a first predetermined period after start of the write cycle, at a lower word line potential than that of a second prescribed period after the first period.例文帳に追加

ワード線ドライバによって、ワード線の電位を、書き込みサイクル開始後の所定期間である第１の期間は、前記第１の期間後の所定期間である第２の期間よりも低い電位で駆動する。 - 特許庁

In the next step, idle time before a burst signal in the DQS of the read or write cycle is detected, a trigger is applied in a first part of a burst signal, and the frequency of the burst signal is measured.例文帳に追加

次のステップでは、リード又はライト・サイクルのＤＱＳ中のバースト信号の前にあるアイドル時間を検出してバースト信号の最初の部分でトリガをかけ、バースト信号の周波数を測定する。 - 特許庁

The write-in instruction word latency control section 140 and the read-out instruction word latency control section 160 receive respectively a write-in instruction word and a read-out instruction word outputted from a instruction word decoder 120, and output them by delaying them by (N/2) times of a cycle of a clock signal while responding to a latency control signal.例文帳に追加

書込み命令語レイテンシ制御部１４０及び読出し命令語レイテシ制御部１６０は命令語デコーダ１２０から出力される書込み命令語及び読出し命令語を各々受信し、それらを、レイテンシ制御信号に応答して、クロック信号のサイクルの（Ｎ／２）倍だけ遅延させて出力する。 - 特許庁

A write part, 211 writes the order tag reported in instruction execution order trace information gathering mode to a trace memory 213 at every clock cycle by using a clock cycle as an address and writes the execution status reported in instruction description trace information gathering mode to the trace memory 213 by using the reported order tag as an address.例文帳に追加

書き込み部２１１は、命令実行順トレース情報採取モードのときに通知された順序タグをクロックサイクル値をアドレスとしてトレースメモリ２１３にクロックサイクル毎に書き込み、命令記述順トレース情報採取モードのときに通知された実行ステータスを通知された順序タグをアドレスとしてトレースメモリ２１３に書き込む。 - 特許庁

The writing of data in the write buffers 20, 21 and the read buffer 45 is permitted only in a cycle asserted by a synchronizing signal 12 for informing of the safe timing of data transfer between the clocks 10, 11.例文帳に追加

この際、ライトバッファ２０、２１、リードバッファ４５へのデータの書き込みは、クロック１０とクロック１１の間のデータの受け渡しの安全なタイミングを通知する同期信号１２のアサートされたサイクルでのみ許可される。 - 特許庁

To provide a semiconductor memory which permits high speed write-in cycle for a memory cell without requiring a standby time for shift decoding operation in accordance with a defective address is decided even if a data line shift system is used for relieving defect.例文帳に追加

不良救済にデータ線シフト方式を用いたとしても、不良アドレスに応じたシフトデコード動作が確定するまでの待ち時間を要することなく、メモリセルへの高速書き込みサイクルを可能にした半導体記憶装置を提供する。 - 特許庁

In the error processing routine of a CPU 2, processing for suppressing any critical operation is operated according to a control object system while executing an instruction to write 0 in the timer counter of a timer 8 for monitor with an interval which does not exceed an overflow cycle.例文帳に追加

ＣＰＵ２のエラー処理ルーチンには、オーバフロー周期を超えない間隔で、監視用タイマ８のタイマカウンタに０をライトする命令を実行しながら、制御対象システムに即して、致命的な動作の抑止を行う処理を行う。 - 特許庁

Accordingly, only the single cycle of the input and output is required after formation of the element to the electrons (or holes) for the floating gate and thereafter read and write of the information are conducted only with the mechanical operation of the floating gate layer, thereby requiring the input and output of electrons no longer.例文帳に追加

これにより浮遊ゲートに対する電子（または正孔）の出し入れは素子形成後１回のみ行えばよく、その後の読み書きは浮遊ゲート層の機械的動作によってのみ行い電子の出し入れが不要となる。 - 特許庁

A read and a write cycle of probability estimation information generating the timing of signal input and output by a CT update part 106 are performed at a high speed and the process speed for the whole encoding process is improved eventually.例文帳に追加

ＣＴ更新部１０６による信号入出力のタイミングを生成する確率推定情報の読み込みおよび書き込みのサイクルが高速度で行われ、結果的に符号化処理全体の処理速度が向上化する。 - 特許庁

When the program request is present in the data '0' writing period (a read period) in the read cycle, data '1' are written to the plurality of selection memories in the data '1' writing period (a write 1 period) according to program data specified by the program request.例文帳に追加

リードサイクル中の“０”データ書き込み期間（リード期間）にプログラムリクエストがあった時は、“１”データ書き込み期間（ライト１期間）に、複数の選択メモリに対して、プログラムリクエストにて指定されたプログラムデータに従って“１”データを書き込む。 - 特許庁

A multiplexer 8 selects a decoding signal XnDm of an external address side or a decoding signal XnRm of a refresh address side so that refresh operation and Read/Write operation are performed continuously in one memory cycle based on an external address transmitting signal EXTR and a refresh address transmitting signal RFTR, and outputs it as a decoding signal XnMm.例文帳に追加

マルチプレクサ８は、外部アドレス伝達信号ＥＸＴＲ及びリフレッシュアドレス伝達信号ＲＦＴＲに基づき、１メモリサイクル中にリフレッシュ動作とRead/Write動作が連続して行われるように、外部アドレス側のデコード信号ＸｎＤｍまたはリフレッシュアドレス側のデコード信号ＸｎＲｍを選択してデコード信号ＸｎＭｍとして出力する。 - 特許庁

To provide a method and circuit for driving a quad data rate synchronous SRAM which can perform the read/write operation in one cycle in a QDR device in which the read/write operation are completely independently performed in a double data rate type and which can read data in a burst length according to one address variation by using a prefetched method in the read operation.例文帳に追加

リードとライトが完全に独立的にダブルデータレート形式で動くＱＤＲ素子において１つのサイクルでリードとライトが可能であり、リード時にプリフェッチ形式を適用し、一回のアドレス変化でバースト長に合わせてデータを読み込むことができるクワッドデータレートシンクロナスＳＲＡＭの駆動方法及び駆動回路を提供する。 - 特許庁

A clock-synchronized memory is provided with an AL setting register 132 used for setting a value (front-loaded latency) specifying a supply cycle of a read or write command, and a delay control circuit 126 for delaying internal control signals MAE, WBE by the prescribed cycle time in accordance with a value set to the AL setting register 132.例文帳に追加

クロック同期型のメモリにおいて、読出しまたは書込みコマンドの投入サイクルを指定する値（前倒しレイテンシ）を設定可能なＡＬ設定レジスタ１３２と、ＡＬ設定レジスタ１３２に設定された値に応じて所定のサイクル時間だけ内部制御信号ＭＡＥ，ＷＢＥを遅延させるための遅延制御回路１２６とを備える。 - 特許庁

To provide a semiconductor integrated circuit equipped with a flip-flop type memory cell such as an SRAM, which reduces cycle time and power consumption, further suppresses increase in the area thereof while preventing data destruction of a non-selection memory cell during write circle.例文帳に追加

ＳＲＡＭのようなフリップフロップ型メモリセルを備えた半導体集積回路において、書込みサイクル時の非選択メモリセルのデータ破壊を回避しつつ、サイクルタイムを短縮し、かつ消費電力を低減し、さらに、面積増大を抑制できるようにする。 - 特許庁

In a readout cycle of data from peripheral equipment 300 by a CPU 100, not only an address for specifying the peripheral equipment 300 but also write data to be written in a buffer 303 of the peripheral equipment 300 are transmitted via an address bus 201.例文帳に追加

ＣＰＵ１００による周辺装置３００からのデータの読み出しサイクルにおいて、周辺装置３００を特定するためのアドレスに加えて周辺装置３００のバッファ３０３に書き込む書き込みデータを、アドレスバス２０１を介して送信する。 - 特許庁

The state of the bits is transferred to a driving part 2-9 of a control line IRDY# indicating that significant data are written on a PCI bus so that the IRDY# can be asserted or de-asserted according to the significance/insignificance of the data on the bus in a PCI write cycle.例文帳に追加

このビットの状態をＰＣＩバス上に有意なデータを書き出していることを示す制御線IRDY#の駆動部２−９に送り、ＰＣＩライトサイクル中にバス上のデータの有意／非有意に合わせてIRDY#をアサート、ディアサートできるようにする。 - 特許庁

When writing information data in a bus write cycle in a sequential manner into flash memory devices assigned to a common data bus, at least one of the flash memory devices is not used to store a current part of the information data.例文帳に追加

本発明によると、共通のデータバスに割り当てられたフラッシュメモリデバイスに逐次的にバスライトサイクルにおいて情報データを書き込むとき、フラッシュメモリデバイスの少なくとも１つには、格納のため情報データの現在部分は供給されない。 - 特許庁

To achieve the synchronous pull-in of a clock and continuity in a cycle by allowing the write clock of information to be recorded newly to coincide with the reproduction data of information that has already been recorded when storing information in each minimum unit for recording/reproduction at an information storage medium at different time continuously without providing any gap.例文帳に追加

記録可能な情報記録媒体に、記録再生の各最小単位の情報を、ギャップを設けることなく連続して、異なった時間に記録する際に、クロックの同期引き込みを可能として、同期の連続性をとること。 - 特許庁

In the method for performing the read and write operations in the semiconductor memory device having the input/output architecture comprising the separate data input bus and data output bus, when a read command is inputted in one cycle, a read operation is performed in synchronization with a clock and a write operation is performed in synchronization with a signal that operates during the read operation.例文帳に追加

データ入力バスとデータ出力バスが分離された入出力構造となった半導体メモリ装置で読み出しと書き込みを動作する方法において、１サイクルで読み出し命令が入力されると、クロックに同期されて読み出し動作が行われる段階と、前記読み出しの間に動作する信号に同期されて書き込み動作が行われる段階と、からなる - 特許庁

In the electrophotographic device using a photoreceptor drum equipped with a drum pipe stock, the sheet type photoreceptor wound round the drum pipe stock, and a cap member for holding the photoreceptor on the drum pipe stock, a laser write starting position from the cap member is shifted in each cycle, and paper feeding time is lagged corresponding to the positional shift of the laser write starting position.例文帳に追加

ドラム素管と、該ドラム素管の周囲に巻き付けられるシート状感光体と、前記シート状感光体を前記ドラム素管に保持するキャップ部材とを備えた感光ドラムを使用している電子写真装置において、前記キャップ部材からのレーザ書き出し位置を各周毎にずらすこと、及び、前記レーザ書き出し位置の位置ずらしに対応して、用紙送り時間もずらすことを特徴とする。 - 特許庁

By providing an access queue holding circuit 18 for holding an access queue for starting a memory read cycle to the memory and a buffer number holding circuit 19 for holding a buffer number at that time, the access queue of the memory read cycle is prevented from being lost and reference is enabled without competition in the empty buffer number of a data buffer common for write and read processing.例文帳に追加

メモリに対してメモリ・リード・サイクルを起動するためのアクセスキューを保持するアクセスキュー保持回路１８と、そのときのバッファ番号を保持するバッファ番号保持回路１９を設けることで、メモリ・リード・サイクルのアクセスキューの消失を防ぎ、書き込みおよび読み出し処理に共通化したデータバッファ１３の空きバッファ番号を競合することなく参照できるようにする。 - 特許庁

When a tape cassette loaded into a tape streamer drive is detected, the length of a page and a clock frequency on the tape streamer drive are respectively set to the lowermost values first of all, and the maximum clock frequency and the maximum write cycle are detected (S001-S003) by accessing the MIC.例文帳に追加

テープストリーマドライブに対してテープカセットが装填されたことを検出すると、まず当該テープストリーマドライブにおけるページ長、クロック周波数を最低値に設定して、ＭＩＣにアクセスしてマキシマム・クロック・フリーケンシーとマキシマム・ライト・サイクルを検出する（Ｓ００１〜Ｓ００３）。 - 特許庁

During the following bus write cycle, while the flash memory device containing the corresponding defective page is normally idle, the idle time period is used for copying the corresponding stored part of the information data from the non-flash memory to a non-defective page of the flash memory device.例文帳に追加

以降のバスライトサイクル中、当該欠陥ページを含むフラッシュメモリデバイスが通常のアイドル状態にある間、当該アイドル期間は、非フラッシュメモリから当該フラッシュメモリデバイスの非欠陥ページに情報データの対応する格納されている部分をコピーするのに利用される。 - 特許庁

To prevent both old and new images from coexisting in one cycle of an input signal to a composition judging unit by switching the operations of duplexed memories and their read/write operations at a proper timing.例文帳に追加

複数の画像信号の入力チャネルを持ち、メモリを使用してそれらの信号の合成を行う画像合成装置において、入力画像と出力画像の処理周期やタイミングのずれがあれば出力画像の１周期内に新旧の画像の混在が発生する。 - 特許庁

Also, the device is provided with an interlock signal, it is transmitted to the maintenance port from the retrieving port, it sets a time for perform write-in and read-out of data for the content addressable memory, consequently, retrieving operation is continued in each clock cycle without interrupting it.例文帳に追加

また、インターロック信号が備えられており、検索ポートからメンテナンスポートに伝送されることにより、コンテントアドレサブルメモリに対してデータの書き込みおよび読み出しを実行すべき時を設定し、この結果、検索動作が中断することなく各クロックサイクルで継続する。 - 特許庁

When the address and data are written into the FIFO 14, a blend processing circuit 15 conducts a read modify write cycle of reading the data of the same address out of a memory 17 and mixing the read out data and the data written into the FIFO 14, then rewriting the same into the memory 17.例文帳に追加

そして、ブレンド処理回路１５は、ＦＩＦＯ１４に前記アドレス及びデータが書き込まれると同一アドレスのデータをメモリ１７より読み出し、その読み出したデータとＦＩＦＯ１４に書き込まれたデータとを所定の比率で混合してからメモリ１７に書き戻すリード・モディファイ・ライトサイクルを行う。 - 特許庁

This data input/data output control device and method wherein a plurality of write or read data configured of m=2^n+k bits (m, n, and k are integers) can be accessed during one clock cycle of an external clock signal.例文帳に追加

本発明は、ｍ＝２^ｎ＋ｋビット（ここで、ｍ、ｎ、及びｋは整数）で構成される複数個のライトまたはリードデータが外部クロック信号の１クロックサイクル内にアクセスすることのできるデータ入力及びデータ出力制御装置とデータ入力及び出力制御方法を提供する。 - 特許庁

Inputting data lines IDI0 to IDIn connected to input circuits IN0 to INn operation controlled so as to operate only in a fixed period in a write cycle by an input control circuit 6 are alternately arranged so as to shield output data lines IDO0 to IDOn.例文帳に追加

入力制御回路６によってライトサイクル内の一定期間にしか作動しないように動作制御される入力回路ＩＮ０〜ＩＮｎに接続された入力用データ線ＩＤＩ０〜ＩＤＩｎを、出力用データ線ＩＤＯ０〜ＩＤＯｎをシールドするように対応して交互に配置するようにした。 - 特許庁

Thereby, a required time can be secured in a discharge cycle even if write is interrupted by a detecting signal of the power source voltage detecting circuit in an EEPROM, electric charges charged up in column lines or bit lines provided in a nonvolatile memory array can be discharged surely.例文帳に追加

これにより、ＥＥＰＲＯＭにおいて電源電圧検出回路の検出信号により書き込みが中断されてもディスチャージサイクルは必要な時間を確保することができ、不揮発性メモリアレイに設けたカラム線又はビット線にチャージアップした電荷を確実にディスチャージできる。 - 特許庁

To provide a memory device provided with SDRAM in which access speed is increased by setting the number of times of burst access at the time of initialization at which burst access based on burst length for performing burst access is set in a read/write cycle, in a memory device provided with SDRAM performing burst access.例文帳に追加

バーストアクセスを行うＳＤＲＡＭを備えたメモリ装置において、バーストアクセスを行うためのバースト長に基づくバーストアクセスをリード／ライトサイクルで設定する初期化時にそのバーストアクセスの回数を設定するようにして、アクセスの高速化を図ったＳＤＲＡＭを備えたメモリ装置を提供する。 - 特許庁

Therefore, the image forming apparatus restrains the banding in the short cycle with simple constitution in comparison with the apparatus which restrains the banding by feeding back the speed variation of the photoreceptor 1 in real time so as to vary a write-in position or controlling the speed of the photoreceptor in order to eliminate the speed variation of the photoreceptor.例文帳に追加

よって、感光体１の速度変動をリアルタイムにフィードバックして書込み位置を変動させたり、感光体の速度変動をなくすために感光体の速度を制御したりしてバンディングを抑制するものに比べて、簡単な構成で短周期のバンディングを抑制することができる。 - 特許庁

To provide a shared buffer control circuit, conducting abort priority control where its circuit scale is reduced, a write cycle to a shared buffer is decreased and a read reply time is reduced as soon as the abort priority control is executed, and to provide a shared buffer control method.例文帳に追加

廃棄優先制御を行う共有バッファ制御回路において、廃棄優先制御を行うと同時に、回路の規模削減、共有バッファへの書き込みサイクルの短縮化、読み出し応答時間の短縮化を図ることが可能な共有バッファ制御回路及び共有バッファ制御方法を提供する。 - 特許庁

In the traffic monitoring device for carrying out analysis/ tabulation processing by storing a plurality of traffic statistic data on the POS or LAN interface in a memory block 2, a CPU executes access through a controller 3 to the memory block and between the controller and the memory block, the traffic monitoring device has a periodical write/read cycle.例文帳に追加

POS又はLANインタフェースにおけるトラフィックの複数の統計データをメモリブロック２に蓄積して解析・集計処理を実行するトラフィックモニタ装置において、前記メモリブロックに対して、CPUはコントローラ３を介してアクセスを実行する構成とし、前記コントローラとメモリブロック間では、定期的なライト／リードサイクルを有するトラフィックモニタ装置。 - 特許庁

A delay serial signal is outputted from the serial-parallel converting circuit 1b and inputted to the serial-parallel converting circuit 1a, and thus the serial-parallel converting circuits 1a and 1b convert serial data inputted at a double speed into parallel data in one cycle of the control sequence and write them to the DRAM 4 at a normal speed.例文帳に追加

シリアル−パラレル変換回路１ｂから遅延シリアル信号を出力し、この遅延シリアル信号をシリアル−パラレル変換回路１ａにすることで、シリアル−パラレル変換回路１ａ，１ｂで倍速で入力されるシリアルデータを制御シーケンスの１周期内でパラレルデータに変換して、通常速度でＤＲＡＭ４に書き込む。 - 特許庁

Then, the semiconductor integrated circuit device is characterized by writing the code bit corresponding to the data bit to the code bit storage memory (3) at least one cycle after writing the data bit to the data bit storage memory (1) when receiving a data write instruction.例文帳に追加

そして、データビット格納用メモリ(1)とコードビット格納用メモリ(3)とは独立に制御可能とし、データ書き込み命令を受けた際、データビット格納用メモリ(1)へのデータビットの書き込みに対して少なくとも１サイクル後に、データビットに対応するコードビットをコードビット格納用メモリ(3)へ書き込むようにしたことを特徴とする。 - 特許庁

When a cycle timer 8 generates a timer output, detected temperature is compared with target temperature to perform write access which turns on a port P2 to an output port when the detected temperature is higher than the target temperature and turns off the port P2 to the output port 10 when lower.例文帳に追加

周期タイマ８からタイマ出力があると、検出温度と目標温度を比較し、検出温度が目標温度より高い場合は、出力ポート１０にポートＰ２をオフするライトアクセスを行い、他方、検出温度が目標温度より低い場合は、出力ポート１０にポートＰ２をオンするライトアクセスを行う。 - 特許庁