「"ロジック回路"」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

本発明の一態様である半導体装置１０００は、デルタシグマ変調器１０１、入力切り換えスイッチ１１及び制御ロジック回路５を有する。例文帳に追加

A semiconductor device 1000 according to one embodiment of the present invention includes a delta-sigma modulator 101, an input selector switch 11, and a control logic circuit 5. - 特許庁

embedded DRAMに対して、ロジック回路に用いるＣＭＯＳトランジスタのゲート電極上およびソース／ドレイン領域をコバルトシリサイド化することができる半導体装置の製造方法を提供する。例文帳に追加

To provide a method of manufacturing a semiconductor apparatus capable of cobalt-siliciding the upper section of a gate electrode for a CMOS transistor used for a logic circuit and source/drain regions in an embedded DRAM. - 特許庁

制御ロジック回路を簡素化させ、誤動作のないようにし、蒸気タービンのオーバスピードのとき、インターセプト弁を確実に急速閉鎖させる蒸気タービン制御装置を提供する。例文帳に追加

To provide a steam turbine control device including a control logic circuit structured simple so as to be free of malfunction, whereby an intercept valve is certainly closed quickly when the steam turbine is in an over-speed. - 特許庁

メモリ回路とロジック回路の入出力データのＩ／Ｏバス上での衝突を防止し、かつ、Ｉ／Ｏバスのハイインピーダンス状態を防止する構成をチップ面積を増加させずに実現する。例文帳に追加

To realize constitution by which collision of input/output data of a memory circuit and a logic circuit on an I/O bus is prevented and a high impedance state of an I/O bus is prevented without increasing chip area. - 特許庁

簡易かつ確実な半導体回路装置を構成するアナログ回路の端子とロジック回路の端子間の接続を検証する端子接続検証方法を提供する。例文帳に追加

To provide a terminal connection verification method for verifying a connection between the terminal of an analog circuit and the terminal of a logic circuit constituting a simple and sure semiconductor circuit device. - 特許庁

ロジック回路７は出力オン時に接続切り替え回路５をオンモードに設定し、出力オフ時に接続切り替え回路５をオフモードに設定する。例文帳に追加

A logic circuit 7 sets a connection-switching circuit 5 to on mode at output-on times, and sets the circuit 5 to off mode at output-off times. - 特許庁

第１ヒュージング回路は、フラッシュセルアレイとビットラインを共有してフラッシュセルで構成され、フラッシュアレイと外部ロジック回路との連結を制御する。例文帳に追加

A 1st fusing circuit is composed of the flash cells sharing a bit line with the flash cell array, and controls the connection between the flash array and an external logic circuit. - 特許庁

ロジック回路領域及びメモリセル領域における半導体基板には素子分離絶縁膜４によって活性領域１ｃ，１ｂがそれぞれ区画されている。例文帳に追加

Active regions 1c, 1b are defined in a semiconductor substrate within a memory cell area and a logic circuit area, respectively, by an isolation insulation film 4. - 特許庁

ロジック回路とレジスタ回路を備えて構成されるデジタル回路において、レジスタ回路のセットアップタイム及びホールドタイムを容易に測定することが可能な半導体集積回路及び半導体装置を提供する。例文帳に追加

To provide a semiconductor integrated circuit and a semiconductor device capable of easily measuring setup time and hold time of register circuits, in a digital circuit composed by providing logic circuits and the register circuits. - 特許庁

そして、メモリデータがデータ保持レジスタ３４に記憶されたことにより、消失検知回路部３５からエラー信号が入力されなくなると、制御ロジック回路部３１はスリープ状態に戻る。例文帳に追加

The memory data are stored in the data holding register 34 to prevent the error signal from being input from the missing detection circuit part 35, so that the control logic circuit part 31 returns to a sleep state. - 特許庁

ロジック回路部の活性領域上に第１の導電膜からなるゲート電極を残し、上部電極と下部電極との間に容量絶縁膜を残す。例文帳に追加

The gate electrode made of the first conductive film is left on an active region of the logic circuit portion, and the capacitance insulating film is left between the upper electrode and the lower electrode. - 特許庁

また、ＨＩＰブロック・チャネル・アライメント・ロジック回路は、より高いＨＩＰコア・クロック・レートで直列に処理して、ロック待ち時間を減らす。例文帳に追加

Also, the HIP block channel alignment logic circuits can be processed at the higher HIP core clock rate in serial, decreasing lock latency time. - 特許庁

ロジック回路領域において、ストッパ層をエッチングによって除去する際に、オーバーエッチングを施すことにより、導電層の上部も除去する。例文帳に追加

In the logic circuit region, the upper part of a conductive layer is removed, too, by performing over-etching when a stopper layer is removed by etching. - 特許庁

本発明のクロックゲーテッドロジック回路は、クロック信号に応答してパルス信号を発生するパルス発生器と、クロック信号、パルス信号、および制御信号に応答してゲーテッドクロック信号を発生するプリチャージドラッチと、を含む。例文帳に追加

The gated clock logic circuit includes a pulse generator and a precharged latch. - 特許庁

ロジック回路ブロックは、有効なデータ信号が出力されるデータ有効期間ＴＡ以外の期間ＴＢにおいて、第１のビットパターンのアドレス信号（Ｆｈ）を出力する。例文帳に追加

The logic circuit block outputs the address signals (Fh) with a first bit pattern for a period TB, other than a data valid period TA, when a valid data signal is output. - 特許庁

これにより、外部出力クロックと外部出力データの位相関係を保ったまま、データ出力端子の動作タイミングがロジック回路１００の動作タイミングと同じタイミングになる。例文帳に追加

Consequently, while the phase relation between the external output clock and external output data is maintained, the data output terminals and the logic circuit 100 have the same operation timing. - 特許庁

ロジック回路３は、ＰＦＭ制御回路２が生成するＰＦＭパルス信号のＨｉレベル期間がＰＷＭ信号のＨｉ期間よりも長くなると、ＰＦＭパルス信号を出力する。例文帳に追加

When a Hi level period of PFM pulse signal generated by the PFM control circuit 2 becomes longer than a Hi level period of PWM signal, a logic circuit 3 outputs a PFM pulse signal. - 特許庁

選択手段２は、データＤ１をラッチしたラッチ手段１ａ〜１ｄから出力されるデータＤ１を順次選択し、ロジック回路３に出力する。例文帳に追加

A selecting unit 2 sequentially selects the data D1 supplied from the latch units 1a to 1d and outputs the selected data to the logical circuit 3. - 特許庁

ロジック回路部１７２は３入力オアゲート（ＯＲ１，ＯＲ２，・・・，ＯＲｎ）などで構成され，各々のオアゲートはシフトレジスタ部１７１の出力を選択的に３個ずつ入力して論理演算する。例文帳に追加

Moreover, the logic circuit part 172 is constituted of 3-input OR gates (OR1, OR2,..., ORn) or the like and each OR gate performs an logical operation by selectively inputting outputs of the shift register part 171 by 3 pieces. - 特許庁

ロジック回路５は、信号Ｓ１に応じて信号Ｓ２を出力し、ＭＯＳＦＥＴＱ２、Ｑ３をオンとすることにより波形整形部２に流れる電源を供給し、スタンバイ状態を解除する。例文帳に追加

The logic circuit 5 outputs a signal S2 in response to the signal S1 to make the MOSFETs Q2, Q3 conductive to supply power to a waveform shaping section 2 and to release the standby state. - 特許庁

制御ロジック回路１１０のＤ１方向側にデジタル電源調整回路３０、アナログ回路１２０、アナログ電源調整回路３２が配置される。例文帳に追加

The digital power supply regulation circuit 30, the analog circuit 120, and the analog power supply regulation circuit 32 are arranged on the D1 direction side of the control logic circuit 110. - 特許庁

ＤＲＡＭコア部２のリフレッシュ回路部１０８から、セルフリフレッシュ用内部クロック１０９及びリフレッシュイネーブル信号１１０をロジック回路部１のメモリコントロール回路１０７に転送する。例文帳に追加

An internal clock 109 for self-refresh and a refresh-enable signal 110 are transferred to a memory control circuit 107 of a logic circuit section 1 from a refresh-circuit section 108 of a DRAM core section 2. - 特許庁

Ｈ０Ｔ（ハイブリッド配向技術）プロセスおよび個々のデバイス間のＳＴＩ（シャロウトレンチアイソレーション領域）の組み合わせを使用して、同じ集積回路上のＳＲＡＭおよびロジック回路を提供する。例文帳に追加

To provide SRAMs and logic circuits on the same integrated circuit, using combinations of a HOT (hybrid orientation technology) process and STI (shallow trench isolation region) between individual devices. - 特許庁

そこで、テストモード回路１２のロジック回路部を、テスト端子１３Ｒの設定レベルと電源線３のレベルとのＯＲ条件によってリセットする。例文帳に追加

Thus, the logic circuit part of the test mode circuit 12 is reset, by OR-condition of the set level of a test terminal 13R and the level of the power line 3. - 特許庁

システムＬＳＩ等のように、マクロ回路として、ロジック回路及びメモリ回路を有する電子回路システムに関し、従来の共通バスを不要とし、信号伝送の効率化と、信号伝送の管理の簡単化を図る。例文帳に追加

To dispense with a common bus, to efficiently transmit a signal, and to simplify control for the signal transmission, related to an electronic circuit system having a logic circuit and a memory circuit as a macro circuit like a system LSI or the like. - 特許庁

データドライバブロックＤＢ１〜ＤＢ４は、ロジック回路ブロックＬＢ及び階調電圧生成回路ブロックＧＢと、電源回路ブロックＰＢとの間に配置される。例文帳に追加

The data driver blocks DB 1 to DB 4 are disposed between the logic circuit block LB and the grayscale voltage generation circuit block GB, and the power supply circuit block PB. - 特許庁

ランダムロジック回路ブロック５０に給電する環状電源配線５２は、環状電源配線３２との交差を避けるため、複雑な形状となっている。例文帳に追加

An annular power wiring 52 for feeding to random logic circuit blocks 50 is formed into a complicated form for avoiding its intersection with the wiring 32. - 特許庁

また、地磁気センサ１の測定時において、コントロールロジック回路１１は、オフセット値をヒューズメモリ１３から読み出し、該値を用いて地磁気センサ回路１２の測定値を補正する。例文帳に追加

Upon measurement by the geomagnetism sensor 1, the control logic circuit 11 reads the offset value from the fuse memory 13, and corrects the measurement values of the geomagnetism sensor 12 by using the value. - 特許庁

前記メモリ領域内の前記ストッパ層は露出し、かつ、前記ロジック回路領域内の前記ゲート電極は露出しないように、前記絶縁層を研磨する。例文帳に追加

The insulation layer is polished so that the stopper layer in the memory region is exposed but the gate electrode in the logic circuit region is not exposed. - 特許庁

システムＬＳＩ等のように、マクロ回路としてロジック回路及びメモリ回路を有する電子回路システムに関し、従来の共通バスを不要とし、信号伝送の効率化と、信号伝送の管理の簡単化とを図る。例文帳に追加

To eliminate the need for a common bus, to make signal transmission efficient, and to simplify the management of signal transmission for an electronic circuit system, which has a logic circuit and a memory circuit as a macro circuit like a system LSI. - 特許庁

電源回路１２１から出力される駆動系への供給電圧Ｖ_ＰＰ１および制御系ロジック回路への供給電圧Ｖ_ＣＣ１の電圧をＣＰＵ１０２によって同時に監視する。例文帳に追加

Supply voltage V_PP1 outputted from a power supply circuit 121 to the drive system and supply voltage V_CC1 to the control system are monitored simultaneously by a CPU 102. - 特許庁

第２の比較器２２からの論理ハイレベルの比較結果信号は、そのままナンドゲート１２３を通過し、ドライバロジック回路１２１は、チャージポンプ回路１２をポンプ状態に固定した下降モードに切り換える。例文帳に追加

The comparison result signal from the second comparator 22 passes through a NAND gate 123, as it is, and a driver logic circuit 121 switches a charge pump circuit 12 into a descent mode where it is fixed in a pump state. - 特許庁

ロジック回路２０は、コレクタ電圧端子Ｖｃに印加されたコレクタ電圧が所定電圧より高い場合に、コレクタ電圧が所定電圧以下の場合よりも可変容量１８の容量値を大きくする。例文帳に追加

The logic circuit 20 sets the capacitance value of the variable capacitance 18 larger when a collector voltage applied to the collector voltage terminal Vc is higher than a predetermined voltage compared to the one when the collector voltage is at the predetermined voltage or lower. - 特許庁

例えば、ロジック製品としての半導体装置が有する所望のロジック回路において、その電源側のｎ^+領域１０にｐ^+領域１２を備え、これらｎ^+領域１０とｐ^+領域１２とでＰＮ接合部を構成する。例文帳に追加

In a desired logic circuit provided to a semiconductor device which is constituted as a logic product, a P-N junction is constituted by providing a p+-area 12 in the n+-area 10 of the logic circuit on the power source side. - 特許庁

複数の記録素子と複数の記録素子を駆動する複数の駆動素子と複数の駆動素子を制御するロジック回路が同一の基板上に形成されたヘッド基板は次の構成を含む。例文帳に追加

The head substrate where a plurality of recording elements, a plurality of drive elements for driving the plurality recording elements, and a logic circuit for controlling the plurality of drive elements are formed on the same substrate includes the following configuration. - 特許庁

液晶表示装置の走査ラインに駆動信号を与えるゲートドライバは大きくシフトレジスタ部１７１，ロジック回路部１７２，レベルシフタ部１７３，また出力バッファ部１７４から構成される。例文帳に追加

A gate driver applying a driving signal to scanning lines of a liquid crystal display device is constituted of a large shift register part 171, a logic circuit part 172, a level shifter part 173 and an output buffer part 174. - 特許庁

これにより、メモリテスト回路１４によるメモリテストと、ＣＰＵ１１によるユーザロジック回路１３ａおよび１３ｂのロジックテストを並列で実行することができるので、テスト時間を短縮できる。例文帳に追加

Thus, the memory test by means of the memory test circuit 14 and the logic tests of the user logic circuits 13a and 13b by means of the CPU 11 can be parallel executed so that test time can be shortened. - 特許庁

電源配線領域ＰＷＲＧは、制御ロジック回路１１０と、デジタル電源調整回路３０、アナログ回路１２０、アナログ電源調整回路３２との間の領域にＤ２方向に沿って形成される。例文帳に追加

The power supply wiring region PWRG is formed in the region between the control logic circuit 110, the digital power supply regulation circuit 30, the analog circuit 120, and the analog power supply regulation circuit 32 along the D2 direction. - 特許庁

ロジック回路８は、制御信号に応じて、データ処理を行う対象となるデータを、ＤＲＡＭ４に格納されている記憶データあるいは端子１４から与えられるデータのいずれか一方に切りかえる例文帳に追加

The logic circuit 8 switches data being an object of data processing to either of stored data stored in the DRAM 4 or data given from a terminal 14 in accordance with a control signal. - 特許庁

ＤＲＡＭ等の機能回路とロジック回路とを同一半導体基板上に混載する場合であれ、その総配線数の増加を抑制可能な構造を有する半導体装置及びその製造方法を提供する。例文帳に追加

To provide a semiconductor device having a structure that can limit the increase in the total number of wiring lines even if a functional circuit such as a dynamic RAM (DRAM), etc., and a logic circuit are provided on the same semiconductor substrate.. - 特許庁

ＳＯＩ構造内に設けられたロジック回路とバルク構造内に設けられた回路を１チップに混載し、リーク電流の低減が可能な半導体装置を提供できる。例文帳に追加

To provide a semiconductor device which can reduce a leak current by realizing mixed loading of a logic circuit provided inside an SOI structure and a circuit provided inside a bulk structure in one chip. - 特許庁

液晶パネル駆動素子１１０は、ロジック回路１２０から外部カウンタ・コンパレータ用ＣＫを入力として受け、それに基づいてＤＡＣ用ＣＫとＤＡＣ用データとを生成してＤＡＣ１３０へ出力する。例文帳に追加

The liquid crystal driving device 110 receives the external counter and comparator CK from the logic circuit 120 as input, and generates a DAC CK and DAC data based thereon, which are outputted to a DAC 130. - 特許庁

比較器２３は、画素信号と基準信号の差信号を出力し、インバータ２４は、差信号を反転増幅してロジック回路１２に出力する。例文帳に追加

A comparator 23 outputs a difference signal between the pixel signal and the reference signal, and an inverter 24 inverts and amplifies the difference signal and outputs the resulting signal to a logic circuit 12. - 特許庁

ロジック回路（２０）と混載される磁気メモリ装置（ＲＭＣＡ，ＲＭＣＢ）は、この磁気メモリセルの磁気抵抗素子の磁化困難軸（ＨＸ）と平行な軸に関して鏡映対称（ミラー反転）のレイアウトを有するように配置する。例文帳に追加

Magnetic memory devices (RMCA and RMCB) mounted along with a logic circuit (20) are arranged in reflectional symmetry about the axis parallel to the hard-to-magnetizing axis (HX) of the magnetoresistive element of the magnetic memory cell. - 特許庁

これによりロジック回路１２で発生する高周波ノイズ起因での周波数偏差やジッターの悪化を抑えることができ、この基準周波数をＵＡＲＴシリアル回路に接続して通信ができる。例文帳に追加

Thus, the frequency deviation or the jitter deterioration caused by high frequency noise generated in the logic circuit 12 can be suppressed and communication can be performed by connecting a reference frequency to a UART serial circuit. - 特許庁