「"ロジック回路"」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

隠し読出し比較回路は、検知回路と書込みドライバとの間に結合され、入力ラッチ内のデータビットとメモリアレイから読み出されたデータアウトとの間の比較に応答してエラーフラグを制御ロジック回路に結合する。例文帳に追加

A concealment and reading comparison circuit is connected between the detection circuit and the writing driver, and connects an error flag to the control logic circuit in response to comparison between a data bit in an input latch and a data out read from the memory array. - 特許庁

取るべき応答のリストと、応答が起動されるべき超過温度条件とが、ハードウェアの直接制御のために、ハードウェア・ベースの温度センサのモニタ・ロジック回路によって直接アクセスできるハードウェア内に格納される。例文帳に追加

The list of responses to be taken and the over temperature conditions at which the responses are to be activated are stored in hardware directly accessible by a hardware based thermal sensor monitoring logic circuit for direct control of the hardware. - 特許庁

不揮発性半導体記憶装置は、ＳＯＩ基板１上に、メモリセルアレイ部に属する第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタに隣接し、定電圧ロジック回路部に属する第２のＭＯＳトランジスタとを備える。例文帳に追加

The nonvolatile semiconductor storage device comprises a first MOS transistor included in a memory cell array part and a second MOS transistor included in a constant-voltage logic circuit unit situated next to the first MOS transistor on an SOI substrate 1. - 特許庁

この間も、真空ポンプ２２は真空ポンプ制御ロジック回路３６の設定により動作を継続し、再起動により初期化されたＣＰＵ３１は真空ポンプ２２の動作状態を示すステータス情報を読み込んで、その状態から再び必要に応じて真空ポンプ２２の制御を開始する。例文帳に追加

Even during this time, the vacuum pump 22 continues its operation by the setting of a vacuum pump logic circuit 36, the CPU 31 initialized by restarting reads status information showing the operation state of the vacuum pump 22, and starts to control the vacuum pump 22 from that state again as needed. - 特許庁

システムモードおよびロジックＢＩＳＴの双方で実スピード動作でのテストを可能とし、タイミングエラーを確実に回避できるようにしたロジック回路設計方法およびその方法をコンピュータに実行させるプログラムを得ること。例文帳に追加

To obtain a logic circuit design method and a program to let a computer execute the method therefor which make it possible to test operation with the effective speed in both system and logic BIST modes and avoid a timing error without fail. - 特許庁

温度センサ１の作り込みにおいて、コントロールロジック回路１１は温度センサ回路１２から周囲温度に対する特性を測定した結果を読み込み、その結果から初期値および補正値を得て、該値をヒューズメモリ１３に記憶する。例文帳に追加

In assembling the temperature sensor 1, the control logic circuit 11 reads a result of measuring characteristics about circumferential temperature from a temperature sensor circuit 12, obtains the initial value and the compensated value from the result and stores them to the fuse memory 13. - 特許庁

ロジック回路２４０は同期信号ＣＰ２およびクロック信号ＭＣＫに応答して有効走査範囲を規定するタイミング規定信号ＰＳおよび共振スキャナ２１０の走査速度の時間的変化に応じた画素クロックの周波数に対応する波形データＷＤを出力する。例文帳に追加

A logic circuit 240 outputs a timing regulating signal PS regulating an effective scanning range and waveform data WD corresponding to the frequency of the pixel clock in accordance with the temporal change of the scanning speed of the scanner 210 in response to the signal CP2 and the signal MCK. - 特許庁

本発明は、ユーザロジック回路を含む半導体集積回路であって、データシフトをなす回路部分が、組み合わせ回路の直後を除いて、スキャンセル以外のレジスタで構成され、上記のスキャンセル以外のレジスタ構成部分がスキャンパスとして利用されることを特徴とする。例文帳に追加

The semiconductor integrated circuit including a user logic circuit is such that a circuit part that constitutes data shift comprises a register other than a scan cell, excluding a part immediately after a combination circuit, and a register constituent part other than the scan cell is utilized as a scan path. - 特許庁

ＢＩＳＴコントロール部は、テストモードで、システムバスを介してＢＩＳＴロジック回路に制御データ、コマンド信号、テストパターンデータ、及びテストアドレス信号を伝送してＩＰブロックをテストし、システムバスを介して受信されるテスト結果データを圧縮して保存する。例文帳に追加

The BIST control part transmits, in the test mode, control data, a command signal, test pattern data and a test address signal to the BIST logic circuit through the system bus to test the IP block, and compresses and stores the test result data received through the system bus. - 特許庁

半導体集積回路において、回路面積の増加を抑え、またファンクション動作速度に影響を与えることなく、スキャンテスト中及びロジック回路部分の組み込み自己テスト（ロジックＢＩＳＴ）中の消費電力を低減する。例文帳に追加

To suppress an increase in circuit area in a semiconductor integrated circuit, and to each decrease the consumption electric power during scanning testing and during built-in self-testing of logic circuit (logic BIST), without affecting the function operating speed. - 特許庁

セレクタ４６は、制御ロジック回路４３からの選択制御信号４３−７に応じてチャネルデータまたは無音データを選択し、選択されたデータがデータ幅変換回路４５に入力し、３２ビットの信号データまたは無音データに変換する。例文帳に追加

A selector 46 selects either channel data or soundless data corresponding to a selection control signal 43-7 from a control logic circuit 43 and the selected data are inputted to a data width converting circuit 45 and converted to the signal data or soundless data of 32 bits. - 特許庁

高速シリアルインターフェース回路は、データレシーバ回路１０、クロックレシーバ回路２０、シリアル／パラレル変換回路４０を少なくとも有するロジック回路ブロック３０、自走クロック生成回路７０、クロック検出回路８０、出力マスク回路９０を含む。例文帳に追加

A high-speed serial interface circuit includes a data receiver circuit 10, a clock receiver circuit 20, a logic circuit block 30 including at least a serial/parallel conversion circuit 40; a self-running clock generation circuit 70, a clock detection circuit 80, and an output mask circuit 90. - 特許庁

システムクロック同期化回路（１９）は、位相差データ（Ｐ）に基づいて、システムクロック（ＳＣＬＫ、ＨＳＣＬＫ、ＣＫ）をシフトさせたリードクロック（ｒｃｌｋ）を生成し、リードクロック（ｒｃｌｋ）に基づいて、データ（ＤＱ）をロジック回路（２７）に供給する供給タイミングを制御する。例文帳に追加

The system clock synchronizing circuit 19 creates a read clock rclk resulting from the shifting of the system clocks (SCLK, HSCLK, CK) based on the phase difference data P, and controls supply timing at which the data DQ is supplied to a logic circuit 27. - 特許庁

そして、制御ロジック回路部３１は、読み出したメモリデータを用いて予め決められた演算式に従ってエラー検出用データを生成し、生成したエラー検出用データと外部メモリ２から読み出したメモリデータをデータ保持レジスタ３４に記憶する。例文帳に追加

The control logic circuit part 31 next generates error detecting data by a predetermined arithmetic expression using the read memory data, and stores the generated error detecting data and the memory data read from the external memory 2 in a data holding register 34. - 特許庁

この混載型半導体メモリのデータ入出力検査に際して、アドレス信号はロジック回路２への入力ピン１３から、データ入出力はメモリ回路１の共通の端子１０からそれぞれ与えることによって、メモリ回路１へのアドレス入力とデータ入力が同時に行われる。例文帳に追加

In data input/output test of this coexistent semiconductor memory, address input and data input for the memory circuit 1 are performed simultaneously by giving an address signal from an input pin 13 for the memory circuit 2 and giving data input/output from the common terminal 10 of the memory circuit 1 respectively. - 特許庁

これにより、半導体装置の製造工程が完了するまでの間にロジック回路形成領域の強誘電体膜１２７に水素及び水分が侵入して強誘電体特性が劣化し、強誘電体キャパシタが常誘電体キャパシタとなる。例文帳に追加

Thus, until the step of manufacturing the semiconductor device is completed, hydrogen and water enter the ferroelectric film 127 of the logic circuit forming region to deteriorate ferroelectric characteristics, and the ferroelectric capacitor turns into the paraelectric capacitor. - 特許庁

半導体基板１１０にトランジスタ等を形成した後、メモリセル形成領域及びロジック回路形成領域にそれぞれ強誘電体膜１２７を電極１２６ａ，１２８ａで挟んだ構造の強誘電体キャパシタを形成する。例文帳に追加

After transistors etc. are formed on a semiconductor substrate 110, ferroelectric capacitors of a structure in which a ferroelectric film 127 is sandwiched between electrodes 126a and 128a are formed in a memory cell forming region and a logic circuit forming region, respectively. - 特許庁

そして、ロジック回路１０５は、各段階において比較器１０４および１１４から出力された比較結果に基づいて、発振出力信号のそれぞれの振幅が参照電圧に応じた所望値になるような、発生電流のそれぞれの値を最適値として求める。例文帳に追加

Then, the logic circuit 105 calculates each value of the generated current so that amplitude of each of oscillation output signals becomes a desired value according to reference voltage as the optimal value based on comparison results output from comparators 104 and 114 at each stage. - 特許庁

多電極半導体デバイスおよび高周波回路の電気的特性を測定するウエハプローバを構成するプローブであって、特に、ロジック回路やアナログ回路の高周波測定を可能とする中空配線構造を備えた高周波プローブを提供する。例文帳に追加

To provide a probe apparatus constituting a wafer probe for measuring electrical characteristics of a multi-electrode semiconductor device and a high-frequency circuit, especially a high-frequency probe including a hollow wiring structure, capable of high-frequency measurement of a logic circuit or an analog circuit. - 特許庁

ロジック回路とアナログ回路を混載したシステムＬＳＩのそれぞれの電気的特性を高速テスタを投資することなく低速テスタで、信号伝送速度４Ｇｂｐｓ以上の高速テストが可能なプローブ装置を提供する。例文帳に追加

To provide a probe device which enables high speed test of the electric characteristics of a system LSI in which logic circuits and analog circuits are mixed loaded, at a signal transmission speed of 4 Gbps or above by a low speed tester without investing a high speed tester. - 特許庁

ロジック回路を構成する第１トランジスタのオン電流を高くしたまま、ＤＲＡＭのメモリセル、又はＤＲＡＭに対して書き込み及び消去を行う周辺回路の一部である第２トランジスタのリーク電流を低くする半導体装置とその製造方法を提供する。例文帳に追加

To provide a semiconductor device that reduces a leakage current of a second transistor that is part of a peripheral circuit for writing and erasing with respect to a memory cell of a DRAM or to a DRAM while keeping a high level of on-state current of a first transistor constituting a logic circuit, and to provide a method of manufacturing the semiconductor device. - 特許庁

その上で、メモリ回路４およびロジック回路６の左辺部に各回路の電極パッド８をそれぞれ配列すると共に、各回路において電極パッド８と同一機能の電極パッド１０を各回路の反対側の辺部（右辺部）にも配列する。例文帳に追加

Then the electrode pads 8 of the circuits 4 and 6 are arranged in the lift-side edge sections of the circuits 4 and 6, and electrode pads 10 having the same functions as the pads 8 have are arranged in the opposite-side (right-side) edge sections of the circuits 4 and 6. - 特許庁

ＤＲＡＭと、ロジック回路の構成要素となるＭＯＳ電界効果トランジスタと、を同一チップに混載するときに、ＤＲＡＭやＭＯＳ電界効果トランジスタを所望の性能にすることができる半導体装置の製造方法を提供すること。例文帳に追加

To provide a method of manufacturing a semiconductor device by which a DRAM and a MOSFET can function as desired, when integrating the DRAM and the MOSFET, a constituent element of a logic circuit, on the one and the same chip. - 特許庁

制御部１２は、第１の信号ラインの開／閉選択出力と第２の信号ラインの通電指令出力に応じて開／閉駆動信号を出力するロジック回路３５、開／閉駆動信号に応じて電磁バルブ６の開／閉動作を行わせるバルブ駆動回路３６、及び電源遮断検出器３２を含む。例文帳に追加

The control portion 12 comprises a logic circuit 35 which outputs an opening/closing driving signal according to the opening/closing selection output of the first signal line and the current-carrying command output of the second signal line; a valve driving circuit 36 which closes the electromagnetic valve 6 according to the opening/closing driving signal; and a power shutdown detector 32. - 特許庁

ＣＭＯＳロジック回路部とシリンダー構造の容量素子を備えたＤＲＡＭ部が混載される半導体装置であっても、容量素子用のシリンダー内の下部電極上に確実にＨＳＧを形成することが可能な半導体装置の製造方法を提供する。例文帳に追加

To provide a producing method for semiconductor device, with which HSG can be surely formed on a lower electrode inside a cylinder for capacitor, even in the case of a semiconductor device mixedly packaged with a CMIS logic circuit part and a DRAM part provided with a capacitor in a cylinder structure. - 特許庁

Ａ系のＰＩＯモジュール３を使用するときは、二重化ＰＩＯ切替ロジック回路５から第１のＣＰＵ１へＡ系ＤＩ／ＤＯ制御中信号Ｓ８が出力され、第１のＣＰＵ１内の選択ロジックによりＤＩモジュール３１ｂのＤＩ信号Ｓ１が入力信号として採用される。例文帳に追加

When using a PIO module 3 of a system A, a system-A DI/DO control signal S8 is output from a duplicated PIO switching logic circuit 5 to a first CPU 1, and a DI signal S1 of a DI module 31b is used as an input signal by selection logic in the first CPU 1. - 特許庁

その際にその信号をクランプ回路１８でクランプしつつ、レベルシフトされた信号をレベルシフト回路１６でさらに負電源側にレベルシフトし、ＥＣＬレベルの信号を伝送線路２２を介して終端抵抗２４の両端に生じさせてＥＣＬロジック回路２６に印加する。例文帳に追加

At this time, while the signal is clamped by the clamp circuit 18, the level-shifted signal is further shifted in level to the negative power side by the level shift circuit 16 to generate a signal of ECL level across the terminating resistance 24 through the transmission line 22, so that the signal is applied to an ECL logic circuit 26. - 特許庁

クロックレシーバ回路２０は、自走クロック生成回路７０から自走クロックＯＳＣＫを受け、差動クロック信号線を介してクロックが転送されていないことが検出された場合には受信クロックＣＫＩＮの代わりに自走クロックＯＳＣＫをロジック回路ブロック３０に出力する。例文帳に追加

When it is detected that the clock is not transferred via the differential clock signal line, receiving a free-running clock OSCK from the free-running clock generating circuit 70, the clock receiver circuit 20 outputs the free-running clock OSCK to the logic circuit block 30, in place of a receiving clock CKIN. - 特許庁

比較結果信号が論理ローレベルであると、ナンドゲート１２３は発振器１３からのクロック信号を反転したクロック信号を出力し、ドライバロジック回路１２１は、チャージポンプ回路１２をクロック周期でポンプ状態とチャージ状態とを繰り返す上昇モードに切り換える。例文帳に追加

When the comparison result signal is on a low logical level, the NAND gate 123 outputs a clock signal inverted from the clock signal from an oscillator 13, and a driver logic circuit 121 switches it into an ascent mode, where it repeats the charge pump circuit 12 into a pump state and a charge state in clock cycles. - 特許庁

ＰＬＤの論理設定データをメモリから転送する前に、ＰＬＤの外部ピンの初期状態を定義するためのピン設定データを転送して全外部ピンの設定を行うことにより、ＰＬＤ周辺のロジック回路への不定状態の伝播を防ぐ。例文帳に追加

Before transferring logic setting data of the PLD from a memory, pin setting data to define an initial state of external pins of the PLD are transferred to set all external pins so as to prevent propagation of an unstable state to logic circuits around the PLD. - 特許庁

アレイ型プロセッサは、全ての処理をアレイ部で行おうとすると、各プロセッサエレメントにおいて、演算器ベースの処理とランダムロジック回路の処理という、異なった性質の処理を実現させる必要があり、大型化や処理性能が限定されてしまう。例文帳に追加

To solve the problem such that the size of an array type processor is in creased and its processing performance is limited since processes having different properties such as a process based upon a computing element and the process of a random logic circuit need to be actualized by each processor element when all processes are performed by an array part. - 特許庁

プログラム更新時にパソコン４０の指令によりＣＰＵ３１がプログラムを更新すると、リセット要求信号を出力し、リセットロジック回路３４がリセット要求信号を受けて自己リセット信号を生成してＣＰＵ３１に返す。例文帳に追加

When a CPU 31 updates a program by the direction of a personal computer 40 at program updating, a reset request signal is outputted which a reset logic circuit 34 receives and generates a self-resetting signal to return it to the CPU 31. - 特許庁

階調電圧生成回路ブロックＧＢはデータドライバブロックＤＢ１〜ＤＢＪのＤ３方向側に配置され、高速Ｉ／Ｆ回路ブロックＨＢ及びロジック回路ブロックＬＢはデータドライバブロックＤＢ１〜ＤＢＪのＤ１方向側に配置される。例文帳に追加

The gradation voltage formation circuit block GB is arranged on the D3 direction side of the data driver blocks DB1-DBJ, while the high-speed I/F circuit block HB and the logic circuit block LB are arranged on the D1 direction side of the data driver blocks DB1-DBJ. - 特許庁

そして、電圧５ＶＩＮが最低動作電圧Ｖ−ＭＩＮより低くなると、電圧ＶＤＤがリセット電圧およびＲＡＭ保持電圧Ｖ−ＲＳＴ以上あるか否かに拘わらず、ロジック回路やＲＡＭのリセット検出を行う。例文帳に追加

When the voltage 5VIN becomes lower than the minimum operating voltage V-MIN, reset detection of the logic circuit or the RAM is performed regardless of whether the voltage VDD is equal with or higher than the reset voltage and the RAM holding voltage V-RST. - 特許庁

即ち、外部からロジック信号を入力する端子と、その端子からロジック信号を入力する少なくとも２つの入力回路と、少なくとも２つの入力回路からの出力信号の内の１つを選択し、その選択された信号をロジック回路に出力する選択回路とを有する。例文帳に追加

In other words, it has a terminal for inputting a logic signal externally, at least two input circuits for inputting a logic signal from that terminal, and a circuit for selecting one of the outputs from at least the two input circuits and outputting a selected signal to the logic circuit. - 特許庁

下部直／並列シフト部は下部メモリーバンク部と入／出力ブロック部の間に接続され、インターフェースロジック回路部は外部から受信された読み取り又は書き込み命令により上部又は下部メモリーバンク部を選択するための信号を発生する。例文帳に追加

A lower series/parallel shift section is connected between a lower memory bank section and the input/output block section, and an interface logic circuit section generates a signal for selecting the upper or the lower memory bank section by an externally received write-in or read-out instruction. - 特許庁

一つのパワーＩＣ１０Ａの内部状態に異常が生じたときには、当該一つのパワーＩＣ１０Ａの動作を停止すると同時に、そのパワーＩＣ１０ＡのＤＩＡＧ端子からの信号により他のパワーＩＣ１０Ｂのロジック回路１２Ｂにより出力スイッチ１４Ｂを切り替えてその動作を停止する。例文帳に追加

When abnormality occurs in the inner state of one power IC 10A, the operation of one power IC 10A is stopped, the logic circuit 12B of the other power IC 10B switches the output switch 14B by a signal from the DIAG terminal of power IC 10A and the operation is stopped. - 特許庁

これにより、ＬＣＤのロジック電源すなわち電源ユニット２８の電源電圧＋５Ｖの電源（ロジック回路用電源）の立ち下がりよりも、ＬＣＤ駆動電圧を速く減衰させることができるため、液晶ディスプレイ１３にダメージを与えることがない。例文帳に追加

Thus, an LCD drive voltage is attenuated faster than the falling of the LCD logic power supply, i.e., the power supply (a logic circuit power supply), having a +5 V power supply voltage of a power supply unit 28, and no damage is given to the display 13. - 特許庁

シリコン基板１の全体に複数のトレンチキャパシタを形成し、これらのトレンチキャパシタのうち、ＤＲＡＭ領域のものだけをメモリセルのＭＯＳトランジスタと電気的に接続し、残りのトレンチキャパシタはロジック回路を構成するＭＯＳトランジスタと電気的に分離し、使用しない。例文帳に追加

A plurality of trench capacitors are formed on an entire silicon substrate 1, only the trench capacitors in a DRAM region are electrically connected to a MOS transistor, and the remaining trench capacitors are electrically isolated from the MOS transistor, composing a logic circuit, and is prevented them from being used. - 特許庁

電圧変換回路の初段インバータを構成するＮＭＯＳ１とＰＭＯＳ２，３の幅比を、初段インバータのスレッショルド電圧が電圧変換回路の電源電圧ＶＨＴの１／２以下で、且つロジック回路の電源電圧Ｖｄｄ以下で反転可能な電圧になるように設定する。例文帳に追加

The width ratio of an NMOS 1 and PMOS 2, 3 constituting the initial stage inverter of a voltage conversion circuit is set such that the threshold voltage of the initial stage converter can be inverted at a voltage not higher than one half of the power supply voltage VHT of the voltage conversion circuit and not higher than the power supply voltage Vd of the logic circuit. - 特許庁

ヘッド基板は、電気熱変換素子Ｈ１１０３と、電気熱変換素子を通電駆動する回路と、選択的溶断により情報を記憶するヒューズ４１０と、ヒューズ溶断回路と、電気熱変換素子の選択的駆動とヒューズの選択的溶断や情報読出のためのロジック回路とを備える。例文帳に追加

The head substrate is equipped with an electrothermal conversion element H1103, a circuit which energizes and drives the electrothermal conversion element, a fuse 410 in which information is stored by selective fusion, a fuse fusion circuit, and a logic circuit for the selective driving of the electrothermal conversion element, the selective fusion of the fuse and information reading. - 特許庁

マイコン１０は、ＢＤドライブ１１の発振子１１ａにて発生されてロジック回路１２から出力されるクロック信号をＤＳＰ１６へ送出するようにセレクタ１５を制御する場合、発振子１４ａにて発生されたクロック信号を出力しないように出力部１４ｂを制御する。例文帳に追加

A microcomputer 10 controls an output part 14b so that the clock signal generated at an oscillator 14a may not be output when controlling a selector 15 so as to transmit the clock signal generated at the oscillator 11a of a BD drive 11 and output from a logic circuit 12 to a DSP 16. - 特許庁

したがって、不定信号の入力により、セット・リセット・フリップフロップ２１がセットされてマスク期間設定回路２５で定めた時間だけマスク信号１６が発生し、出力１４が内部ロジック回路１５内でマスクされる。例文帳に追加

Consequently, a set/reset flip flop 21 is set by input of an indefinite signal to generate a mask signal 16 by a time defined by a mask period set circuit 25, permitting the output 14 to be masked in the internal logic circuit 15. - 特許庁

入力電圧と出力電圧とに応じて利得を制御可能なデジタル誤差増幅器を備え、帰還回路等に使用する高精度な抵抗やキャパシタを不要とすることで、ロジック回路内に内蔵可能なＤＣ−ＤＣコンバータの制御回路を提供すること。例文帳に追加

To provide a control circuit for a DC-DC converter which can be built in a logic circuit by being equipped with a digital error amplifier capable of controlling the gain, according to input voltage and output voltage, and obviating an accurate resistor and a capacitor to be used for a feedback circuit or the like. - 特許庁

２分周器１０、３０〜５０をＮＭＯＳソースカップルドロジックからなり、クロック信号が入力されるＮＭＯＳトランジスタが接地されたＤフリップフロップで構成し、６段目に接続された２分周器６０をＣＭＯＳロジック回路からなるＤフリップフロップで構成する。例文帳に追加

Two-frequency dividers 10 and 30-50 are each constituted of a D flip-flop composed of an NMOS source coupled logic and having an NMOS transistor grounded into which a clock signal is inputted, and a two-frequency divider 60 connected in a sixth stage is constituted of a D flip-flop composed of a CMOS logic circuit. - 特許庁