「"ロジック回路"」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

第１の抵抗／ダイオード回路１１から出力された動作速度と温度に対応する電圧Ｖ１と、Ｖｔ和回路１４から出力された製造ばらつきに対応する電圧Ｖ２と、第２の抵抗／ダイオード回路１５から出力された動作速度と温度に対応する電圧Ｖ３と、に基づいて、ロジック回路１９に供給するレギュレータ出力電圧Ｖoutを制御する。例文帳に追加

A regulator output voltage Vout to be supplied to a logic circuit 19 is controlled based on a voltage V1 corresponding to an operational speed and temperature output from a first resistor/diode circuit 11 and a voltage V2 corresponding to manufacture variation output from a Vt sum circuit 14 and a voltage V3 corresponding to an operational speed and temperature output from a second resistor/diode circuit 15. - 特許庁

データコピーする動作は、コントロールロジック回路に該アドレスマルチプレクサーと該データマルチプレクサーをそれぞれ制御させ、予定のアドレスバスと予定のデータバスを選ばせ、該予定のデータバスを経由して入力データを対応するソースとされるページバッファから少なくても一つのデスティネーションとされるページバッファに直接にコピーさせることによってフラッシュメモリを構成する。例文帳に追加

As the data copying operation, the address multiplexer and the data multiplexer are respectively controlled by a control logic circuit, and a prearranged address bus and a prearranged data bus are selected, then the flash memory is constituted by copying direct the input data from the page buffer made as the corresponding source to the page buffer made as at least one destination through the above prearranged data bus. - 特許庁

バイパスセレクトロジック回路３０は、ブランチユニット５２が出力する実際の分岐条件不成立信号ＮＴｋｎＡではなく、分岐を予測した結果である予測結果フラグＰｒｄＮＴｋｎ１Ａ、ＰｒｄＮＴｋｎ１Ｄを用いて、セレクト信号ＳｅｌＲｓ０、ＳｅｌＲｔ０、ＳｅｌＲｓ１、ＳｅｌＲｔ１を生成する。例文帳に追加

The by-pass select logic circuit 30 generates select signals SelRs0, SelRt0, SelRs1, and SelRt1 by using predicted result flags PrdNtkn1A and PrdNtkn1D being the predicted result of branch instead of an actual branch condition invalidity signal NtknA outputted by a branch unit 52. - 特許庁

入力回路１とヒステリシスを持たせた入力回路２と、それらの出力を受けるチャタリングを防止するロジック回路からなるゼロクロス検出回路において、入力回路１と入力回路２の入力段の構成を図１に示す構成にすることによって入力ダイナミックレンジを大きくとることが可能となった。例文帳に追加

In the zero cross detection circuit comprising an input circuit 1 and an input circuit 2 having hysteresis, and a logic circuit for preventing chattering for receiving their output, the configuration of the input stage of the input circuits 1, 2 is set to be the configuration shown in Fig., thus making the input dynamic range large. - 特許庁

第１レベルシフト回路ＬＶＳ１は、ロジック回路１０からの輝度データＳ２のハイレベル電圧を第２上側電源電圧ＡＶＤＤに、ローレベル電圧を中間電圧Ｖｃにレベルシフトし、第２レベルシフト回路ＬＶＳ２は、輝度データＳ２のハイレベル電圧を中間電圧Ｖｃにレベルシフトする。例文帳に追加

A first level shift circuit LVS1 performs a level shift of the high-level voltage of luminance data S2 from a logic circuit 10 to the second upper-side power supply voltage AVDD and the low-level voltage to the intermediate voltage Vc, and a second level shift circuit LVS2 performs the level shift of the high-level voltage of the luminance data S2 to the intermediate voltage Vc. - 特許庁

ブロックは各ブロックに対する個別的ブロックオン/オフ（ＢＬＯＣＫ＿ＯＮ/ＯＦＦ）信号を生成する段階、個別的ブロックオン/オフ（ＢＬＯＣＫ＿ＯＮ/ＯＦＦ）信号に応答して個別的制御信号を生成する段階、コントロールトランジスタに個別的制御信号を供給する段階、及び個別的制御信号に基づいて各ブロック内にあるロジック回路に対する電圧供給を制御する段階によって制御される。例文帳に追加

The blocks are controlled by generating an individual blcok on/off (BLOCK_ON/OFF) signal for each block, generating an individual control signal, in response to the individual block on/off (BLOCK_ON/OFF) signal, supplying the individual control signal to the control transistor and controlling voltage supply to the logic circuit within each block, based on the individual control signal. - 特許庁

デットタイム補償ロジック回路１６０は、電圧指令値Ｖ＊の変化率と、電力変換装置に供給される直流電圧値ＶｄｃとデットタイムＴｄとスイッチング周波数ｆｃより演算したゲインΔＶと、電流の極性Ａとに基づいて、デットタイム補償電圧ΔＶ’を算出する。例文帳に追加

A dead time compensation logic circuit 160 calculates a dead time compensation voltage ▵V' based on a rate of change of a voltage command value V*, a gain ▵V calculated from a DC voltage value Vdc supplied to the power converter device, a dead time Td and a switching frequency fc, and a current polarity A. - 特許庁

デジタル信号出力装置１４０の出力回路を４個設け、上記出力回路毎にその出力信号で３個の接点を動作させる増幅回路１４２、および上記４個の出力回路の合計１２個の増幅接点１４３により上記各出力回路からの出力信号の複数（２）以上成立で出力の判定を行う判定ロジック回路を備えている。例文帳に追加

This controller is provided with four output circuits of digital signal output devices 140, amplifier circuits 142 for operating three contacts with their output signals in each output circuit and a decision logic circuit which decides an output by the establishment of plural (two) or more output signals from each output circuit by the twelve amplification contacts 143 in total of the four output circuits. - 特許庁

ＣＰＵ１１と、ＲＡＭ１２と、ユーザロジック回路１３ａおよび１３ｂと、メモリテスト回路１４と、ＲＯＭ１５とを有するＡＳＩＣ化されたデータ処理装置５において、これらを接続するバス２９にバスセパレータ２８を設けてＲＡＭ１２とメモリテスト回路１４とを接続する部分２９ｂを他の部分２９ａから切り離す。例文帳に追加

In a data processor 5 made into ASIC having a CPU 11, a RAM 12, user logic circuits 13a and 13b, a memory test circuit 14 and a ROM 15, a bus 29 connecting these components is provided with a bus separator 28 and a portion 29b connecting the RAM 12 and the memory test circuit 14 is separated from another portion 29a. - 特許庁

バーンイン時には、スキャンイネーブル信号に基づきスキャンチェーン１１がイネーブルに設定されると共に、スキャンイネーブル信号及びメモリテスト開始信号に基づきスキャンチェーン２１がディスイネーブルに設定され、ユーザロジック回路１０はスキャンテストにより、メモリ４０はＢＩＳＴにより同時にストレス印加される。例文帳に追加

At the burn-in time, the scan chain 11 is set in the enable state, based on a scan enable signal, and the scan chain 21 is set in the disenable state, based on the scan enable signal and a memory test start signal; and stress is applied simultaneously to the user logic circuit 10 by the scan test, and to the memory 40 by BIST. - 特許庁

スイッチ３２によって、各相の比較結果が順次選択分離され、各相の比較結果の信号とロジック回路４０からの信号がスイッチ３６ａ〜３６ｃで組み合わされ、３つのコンパレータで各相のモータコイル端と中点電圧とを比較したのと同様の信号が出力される。例文帳に追加

A switch 32 selects and separates the comparison results of each phase one by one, and signals of the comparison result of each phase and signals from a logic circuit 40 are combined by switches 36a to 36c so that signals are outputted that are equivalent to the ones supposed to be obtained from the comparisons between the motor coil end of each phase and the middle point voltage by three comparators. - 特許庁

ＬＣＤドライバ（液晶表示駆動装置）ＩＣチップ１０は、データが入力される入力回路１１、記憶部としてのＲＡＭ（Random Access Memory）１２、データ処理部としてのロジック回路１３、及びラッチ回路を含み信号出力をする出力回路１４等が相関するように構成された内部の半導体素子回路を有している。例文帳に追加

An LCD driver IC chip 10 (a liquid crystal display driving device) comprises an internal semiconductor element circuit configured so that a data input circuit 11 RAM(Random Access Memory) 12 as a storage part, a logic circuit 13 as a data processing part, an output circuit 14 for outputting a signal including a latch circuit, etc., are correlated with each other. - 特許庁

大規模なロジック回路７を含むＤＲＡＭ内蔵ＡＳＩＣチップ１等において、ＤＲＡＭのセルアレイ部６のみならず内部電源供給回路４を含めたＤＲＡＭマクロ２全体をＤｅｅｐ Ｎウェル等のウェル５内に形成し、このＤＲＡＭマクロの電源供給を前記内部電源供給回路から行うものである。例文帳に追加

In an ASIC chip 1 with a built-in DRAM including a large-scale logic circuit 7, or the like, an entire DRAM macro 2 including not only a cell array part 6 of the DRAM but also an internal power supply circuit 4 is formed in a well 5 such as a Deep N well, and power is supplied to the DRAM macro 2 from the internal power supply circuit 4. - 特許庁

磁気ヘッド２３ａのトラック方向は、ロータリポジショナによって各トラックに対応して順次に位置制御され、ＬＤＶ光学ヘッド２４からのドップラ信号を処理する信号処理ロジック回路から得られた磁気ディスク２２の回転位置情報を基に、各トラック毎のサーボトラック信号を磁気ディスク２２上に書き込んでゆく。例文帳に追加

The tracking direction of a magnetic head 23a is sequentially subjected to location control by a rotary positioner correspondingly to each track, and a servo track signal is written on a magnetic disk 22 for every track on the basis of the rotational position information of the magnetic disk 22 obtained from a signal processing logic circuit to process Doppler signals from an LDV optical head 24. - 特許庁

ダイナミックロジック回路１００の出力ノード５０の出力ＯＵＴのレベルがハイレベルのときはＮＭＯＳトランジスタＭｎｂがターンオンするので、ｎ-ロジック１０のＭＯＳトランジスタ及びＮＭＯＳトランジスタＭｎ１のバックゲートには接地電圧ＶＳＳより小さい値の降圧電圧ＶＢＢが印加される。例文帳に追加

Since an NMOS transistor(TR) Mnb is turned on when a level of an output OUT of an output node 50 of a dynamic logic circuit 100 is at a high level, a reduced voltage VBB smaller than a ground voltage VSS is applied to a back gate of a MOS TR and an NMOS TR Mn1 of an n-logic 10. - 特許庁

メモリ回路ブロック２８と自己診断回路３４、及びその他の回路ブロック（ロジック回路ブロック２０、アナログ回路ブロック２４等）を備えた半導体装置１をテストする手法において、各回路ブロックへの電源電圧及び電気信号の供給に関し、少なくともメモリ回路ブロック２８と自己診断回路３４に対する供給と、その他の回路ブロックに対する供給とを個別に制御する。例文帳に追加

In a technique for testing a semiconductor device 1 provided with a memory circuit block 28, the self-diagnosis circuit 34, and other circuit blocks (a logic circuit block 20, an analogue circuit block 24 and the like), at least supply of a power source voltage and an electric signal to the memory circuit block 28 and the self-diagnosis circuit 34 is controlled independently of supply of them to other circuit blocks. - 特許庁

ＬＣＤドライバ（液晶表示駆動装置）ＩＣチップ１０は、データが入力される入力回路１１、記憶部としてのＲＡＭ（Random Access Memory）１２、データ処理部としてのロジック回路１３、及びラッチ回路を含み信号出力をする出力回路１４等が相関するように構成された内部の半導体素子回路を有している。例文帳に追加

The LCD driver (liquid crystal display drive device) IC chip 10 includes an input circuit 11 to which data is inputted, a RAM (Random Access Memory) 12 as a memory section, a logic circuit 13 as a data processing section, an internal semiconductor element circuit constituted in such a manner that the output circuit 14 etc., including a latch circuit and producing signal output are correlated. - 特許庁

ＣＰＵから転送されたデータを一旦格納するためのＳＲＡＭ３０４と、ＳＲＡＭ３０４にデータが格納された後、当該ＳＲＡＭ３０４をバス１１から切り離すバススイッチ３０２と、ＳＲＡＭ３０４からデータを読み出して、デコーダ３２に供給するロジック回路３０６とによって、データ転送回路３０を構成する。例文帳に追加

A data transfer circuit 30 is configured by an SRAM (Static Random Access Memory) 304 for once storing the data transferred from the CPU, a bus switch 302 for disconnecting the SRAM 304 from a bus 11 after the data is stored into the SRAM 304, and a logic circuit 306 for reading the data out of the SRAM 304 and for supplying the data to a decoder 32. - 特許庁

ＬＳＩの内部ロジック回路を構成する１入力論理回路（インバータ）、２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路においては、それぞれ、ＮＭＯＳＦＥＴＱｎ１の基板は基板バイアス電圧Ｖｒｅｆｎに、ＰＭＯＳＦＥＴＱｐ１の基板は基板バイアス電圧Ｖｒｅｆｐに接続される。例文帳に追加

In one input logic operation circuit (inverter), 2-input NAND logic operation circuit and 2-input NOR-type logic operation circuit, which constitute an internal logic operation circuit for a large-scale integrated circuit (LSI), the substrate of NMOSFETQn1 is connected to a substrate bias voltage Vrefn and the substrate of PMOSFETQp1, is connected to a substrate bias voltage Vrefp respectively. - 特許庁

こうすれば、ＮＭＯＳＦＥＴ４９，５０として、低いしきい値のものを用いずに、例えば、ロジック回路領域に用いたＮＭＯＳＦＥＴと同じしきい値のものを用いることができ、そのぶん狭い動作範囲で、ＮＭＯＳＦＥＴ４９，５０を確実にＯＮ／ＯＦＦさせることができ、そのぶん駆動回路の規模や能力を小さく抑えることができる。例文帳に追加

Accordingly, the NMOSFETs 49 and 50, having the threshold voltage same as that of the NMOSFET used on a logic circuit, can be used without the use of the material of low threshold voltage, the NMOSFETs 49 and 50 can be on/off operated surely in the narrow range of operation, and the scale and the function of a drive circuit can be suppressed low. - 特許庁

センサから出力されるアナログ信号をデジタル信号に変換するためのＡ／Ｄ変換回路に、得られた計測データを保存するためのメモリとして強誘電体メモリを接続し、該メモリに対する計測データの書込み又は読出しをシステムクロックと同期したロジック回路によりダイレクトに行う。例文帳に追加

The ferromagnetic memory is connected to an A/D conversion circuit for converting an analog signal outputted from a sensor to a digital signal as a memory for preserving obtained measured data, the writing or reading of measured data with respect to the memory is performed directly by the logic circuit synchronized with a system clock. - 特許庁

スキャン・パス構築用プログラムを記録した記録媒体において、ユーザ側でＦＰＧＡ等の集積回路上にレジスタやメモリに対するスキャン・パスを容易に構築することができるようにして、集積回路上に構成したユーザ・ロジック回路のテストの効率化と開発期間の短期化を図る。例文帳に追加

To facilitate the construction of a scan pass to a resistor or memory on an integrated circuit such as FPGA or the like on a user side in a recording medium with scan pass constructing program recorded therein so as to enhance the testing efficiency of a user logic circuit constituted on the integrated circuit and shorten the development period thereof. - 特許庁

緩やかな信号変化を取り扱う複数の静的回路ユニットと、急な信号変化を取り扱う複数の動的回路ユニットと、これらの制御を行う少なくとも一つのロジック回路ユニットとが同一の半導体基板上に集積された半導体装置において、各回路ユニットをそれぞれ、その種類毎に互いに別の回路エリア２２〜２６にまとめて配置する。例文帳に追加

In the semiconductor device for integrating a plurality of static circuit units processing gentle signal change, a plurality of dynamic circuit units processing abrupt signal change and at least one logic circuit unit controlling them on the same semiconductor substrate, each circuit unit is mutually collected in the other circuit areas 22-26 every kind respectively. - 特許庁

本発明によるクロック発振停止検出機能付きエンコーダは、第２クロック信号(11)の発振が停止されロジック回路(1)への入力がなくなった場合、この発振停止をクロック発振停止検出回路(1A)で検出し、アラーム信号(20)を出力することにより装置側の暴走を防止する構成である。例文帳に追加

When oscillation of a second clock signal 11 is stopped to do away with input to a logic circuit 1, this clock oscillation stop detection function-equipped encoder detects the oscillation stop by the clock oscillation stop detection circuit 1A, and outputs the alarm signal 20 to prevent the runaway on the device side. - 特許庁

データ処理ユニットがコンフィギュレーション化可能エレメントのセル装置、コンフィギュレーションデータ送信ユニットを有し、該送信ユニットはロードロジック回路／コンフィギュレーション内部セル／コンフィギュレーション信号源として用いられる別の固定的にインプリメントされた機能ユニットとして実現されている形式のデータ処理ユニットをコスト、構成面で改良する。例文帳に追加

To enhance a data processing unit in cost and configuration, the data processing unit including a cell device of a configurable element and a configuration data transmission unit, and the transmission unit being accomplished as another fixedly implemented function unit used as a load logic circuit/configuration internal cell/configuration signal source. - 特許庁

また、メモリセルアレイ部の第１のトランジスタは、ソース、ドレイン拡散層及びゲート電極のうちゲート電極の表面のみに金属シリサイド膜が形成され、ロジック回路部の第２のトランジスタは、ソース、ドレイン拡散層及びゲート電極の表面に金属シリサイド膜が形成される。例文帳に追加

A metal silicide film is formed only on the surface of the gate electrode out of the source, drain diffusion layer, and gate electrode of the first transistor of a memory cell array, and a metal silicide film is formed on the surfaces of the source, drain diffusion layer, and gate electrode of the second transistor of a logic circuit. - 特許庁

ＨＮＭＯＳトランジスタ４のドレイン電極を、ＮＭＯＳトランジスタ２１のゲート電極に接続し、ＮＭＯＳトランジスタ２１のドレイン電極には抵抗３２を介してロジック回路電圧ＶＣＣが与えられる構成とし、ＮＭＯＳトランジスタ２１のソース電極は接地電位が与えられる構成としている。例文帳に追加

The device has a drain electrode of a HNMOS transistor 4 connected to a gate electrode of an NMOS transistor 21 and is so configured that a logic circuit voltage VCC is given to the drain electrode of the NMOS transistor 21 through a resistance 32 and a ground potential is given to a source electrode of the NMOS transistor 21. - 特許庁

また、マイコン１０は、発振子１４ａにて発生されて出力部１４ｂから出力されるクロック信号をＤＳＰ１６へ送出するようにセレクタ１５を制御する場合、ＢＤドライブ１１の発振子１１ａにて発生されたクロック信号を出力しないようにロジック回路１２を制御する。例文帳に追加

Further, the microcomputer 10 controls a logic circuit 12 so that the clock signal generated at the oscillator 11a of the BD drive 11 may not be output when controlling the selector 15 so as to transmit the clock signal generated at the oscillator 14a and output from the output part 14b to the DSP 16. - 特許庁

少なくとも、入出力パッドが形成されたＩ／Ｏ領域１２と、回路を搭載可能なアクティブ領域１６、１７とを同一チップ１０上に備えた半導体装置において、同一の機能または異なる機能を有する複数個のロジック回路を同一チップ１０のアクティブ領域１６、１７に搭載する。例文帳に追加

With respect to the semiconductor device provided with at least an I/O area 12 in which input/output pads are formed and active regions 16 and 17 in which circuits can be mounted on the same chip 10, several logic circuits having the same function or different functions are mounted in the active regions 16 and 17 on the same chip 10. - 特許庁

クロック停止タイミング生成回路１２を、フリップフロップ１４，ＥＸＯＲゲート１３及びＡＮＤゲート５により構成することで、ロジック回路２に対してクロック信号ＣＬＫ＿ＯＵＴの供給を停止させるタイミングはクロック信号ＣＬＫの立下がりエッジに同期させ、その供給を再開させるタイミングはクロック信号ＣＬＫの立上がりエッジに同期させる。例文帳に追加

A clock stop timing generating circuit 12 is composed of a flip-flop 14, an EXOR gate 13 and an AND gate 6, wherein the stop timing of supply of a clock signal CLK_OUT to a logic circuit 2 is synchronized to a trailing edge of a clock signal CLK and the restart timing of the supply thereof is synchronized to a leading edge of the clock signal CLK. - 特許庁

高速ロジック回路２は、パラレル／シリアル変換回路３と、外部回路とパラレル／シリアル変換回路３との間のインターフェースとなる第１のパラレルインターフェース４と、サンプリングクロック生成回路７と、シリアル／パラレル変換回路５と、シリアル／パラレル変換回路５と外部回路との間のインターフェースとなる第２のパラレルインターフェース６を含む。例文帳に追加

The high speed logic circuit 2 includes a parallel/serial conversion circuit 3, a first parallel interface 4 for interfacing an external circuit with the parallel/serial conversion circuit 3, a sampling clock generation circuit 7, a serial/parallel conversion circuit 5, and a second parallel interface 6 for interfacing the serial/parallel conversion circuit 5 with the external circuit. - 特許庁

また、出力電圧ＶＯＵＴが上昇し、エラーアンプ８の誤差信号ＥＡＯの電圧レベルが低下して三角波ＳＬＯＰＥの電圧レベルよりも低くなり、ＰＷＭ信号がＨｉレベルとならない期間が発生すると、ロジック回路３のパルススキップ回路がスキップ信号を出力し、ＰＷＭ信号の出力を停止する。例文帳に追加

A pulse skip circuit of a logic circuit 3 outputs a skip signal and stops PWM signal output in a period when the PWM signal is not at Hi level after an output voltage VOUT rises and a voltage level of an error signal EAO of an error amplifier 8 falls below a voltage level of a triangular wave SLOPE. - 特許庁

ＤＲＡＭ回路領域１１に形成された第１の絶縁膜４上と、所定のゲート電極３ａの周辺に形成された拡散層５の所定領域５１を除いたロジック回路領域１２上に、保護膜６を形成した後、所定領域５１の上部にシリサイド層７をサリサイド法により形成する。例文帳に追加

After a protective film 6 has been formed on the first insulation film 4 in the DRAM circuit region 11 and on the logic circuit region 12, except a prescribed region 51 of the diffusion layer 5 formed on the periphery of a specified gate electrode 3a, a silicide layer 7 is formed above the prescribed region 51 by salicide method. - 特許庁

本発明に係る半導体装置では、第１電源Ｖ_ccで駆動するモータドライバ回路１３と第２電源Ｖ_regで駆動するロジック回路１２とを有する半導体装置において、第２電源Ｖ_regの電圧値が安定しない期間にはモータドライバ回路１３に対する制御信号ＧＰ１〜ＧＰ４及びＧＮ１〜ＧＮ４の論理をバッファ回路１５ａによって強制的に確定させる構成としている。例文帳に追加

In this semiconductor device having the motor driver circuit 13 driven by a first power supply Vcc and the logic circuit 12 driven by a second power supply Vreg, logics of control signals GP1 to GP4 and GN1 to GN4 relative to the motor driver circuit 13 are forcedly determined by a buffer circuit 15a during a period when the voltage of the second power supply Vreg is not stable. - 特許庁

ＤＲＡＭ内蔵型システムＬＳＩのロジック回路部において、ＭＯＳトランジスタのサイドウォールを、すでに形成されているＤＲＡＭのポリシリコン容量蓄積電極をマスクとして異方性エッチングで形成する際など、マスクのチップ内占有率がデバイス品種により異なっても、サイドウォールを一定の設計幅に形成できる半導体装置の製造方法を提供する。例文帳に追加

To provide a method for manufacturing a semiconductor device which can form a sidewall in a predetermined designed width even if an occupied area of a mask in a chip is different according to the type of a device when the sidewall of a MOS transistor is formed with a polysilicon capacity storage electrode of an already formed DRAM used as the mask by anisotropic etching in a logic circuit of a DRAM-containing system LSI. - 特許庁

ロジック回路（６）が形成された領域に分散され初段の入力が一定論理値にされて直列的に接続された複数個の検出インバータ（１００）を検出素子として採用し、単数又は複数のインバータに光が照射されて各々に出力が反転することによって直列的に接続された複数個の検出インバータの最終出力が判定され、これにより局所的な光照射を検出することができる。例文帳に追加

A plurality of serially-connected detection inverters (100) distributively disposed in a region formed with a logic circuit (6), and having input of an initial stage set at a certain logic value are employed as detection elements; one or more of the inverters are irradiated with light; each output thereof is inverted; thereby the final output of the plurality of serially-connected detection inverters is determined; and thereby local light irradiation can be detected. - 特許庁

マイクロプロセッサや映像メモリなどの大規模集積回路を使用することなく、カウンタ等の簡素なロジック回路によって実現でき、簡素な回路構成ではあるが、検出までの時間的遅延も最小限に抑え、黒味のサイズ、連続性といった検知要因を、容易に設定・変更でき、このため、運用状態に合わせたきめ細かな調整が可能となり、さらに、黒味の発生検知および正常画像検知を個別に行うことによって、よりきめ細かな設定をも可能にする極めて画期的な画像信号における黒味信号検知方法を提供すること。例文帳に追加

To provide a method for detecting blackish signal caused by abnormality in a television signal and a method for detecting recovery from a blackish state to normal video. - 特許庁

撮像装置の振動を検出する複数の振動検出素子１０６と、光学部品の位置を検出する複数の位置検出素子１０２と、複数の振動検出素子１０６及び複数の位置検出素子１０２の出力信号をデジタル信号に変換するアナログ／デジタル変換回路２０と、アナログ／デジタル変換回路２０でデジタル化された複数の振動検出素子１０６の出力信号と複数の位置検出素子１０２の出力信号とに基づいて光学部品を駆動するための制御信号を生成するロジック回路と、を備え、アナログ／デジタル変換回路２０は、複数の軸方向について複数の振動検出素子１０６の出力信号をデジタル化して出力した後、連続して複数の軸方向についての複数の位置検出素子１０２の出力信号をデジタル化して出力する。例文帳に追加

After digitizing and outputting the plurality of output signals from the vibration detecting elements 106 in a plurality of axial directions, the analog/digital conversion circuit 20 digitizes and outputs the plurality of output signals from the position detecting elements 102 in a plurality of axial directions in succession. - 特許庁