「強誘電体メモリ」に関連した英語例文の一覧と使い方(26ページ目) - Weblio英語例文検索

本発明の強誘電体メモリ素子の製造方法は、基板の上方に第１電極３１ａを形成する工程と、第１電極３１ａ上に強誘電体膜３２ａを形成する工程と、強誘電体膜３２ａ上に第２電極３３ａを形成する工程と、強誘電体膜３２ａを結晶化させる工程と、第１電極３１ａと強誘電体膜３２ａと第２電極３３ａとをパターニングする工程と、を含む。例文帳に追加

The method of manufacturing a ferroelectric memory element includes the stages of: forming a first electrode 31a on a substrate; forming a ferroelectric film 32a on the first electrode 31a; forming a second electrode 33a on the ferroelectric film 32a; crystallizing the ferroelectric film 32a; and patterning the first electrode 31a, ferroelectric film 32a and second electrode 33a. - 特許庁

トランジスタ型強誘電体メモリ１００は、基板１０と、前記基板１０の上方に形成されたゲート電極２０と、前記ゲート電極２０を覆うように前記基板の上方に形成された強誘電体層３０と、前記強誘電体層３０の上方に形成されたソース電極４０と、前記強誘電体層３０の上方に形成され、前記ソース電極４０と離間して位置するドレイン電極４２と、前記強誘電体層３０の上方に形成され、前記ソース電極４０と前記ドレイン領域４２との間に位置するチャネル層５０と、を含む。例文帳に追加

The transistor-type ferroelectric memory 100 includes a substrate 10, a gate electrode 20 formed on the substrate 10, a ferroelectric layer 30 formed on the substrate to cover the electrode 20, a source electrode 40 formed on the layer 30, a drain electrode 42 formed on the layer 30 and located separately from the source electrode 40, and a channel layer 50 formed on the layer 30 and located between the electrodes 40 and 42. - 特許庁

ＴＣ並列ユニット直列接続型強誘電体メモリにおいて、ブロック選択トランジスタ６、又は、プレート線が配置されるメモリセルブロックの終端のキャパシタ内に、他の素子に接続されないダミー上部電極２５を配置し、メモリセルに使用しているキャパシタ内の上部電極２０が最外周にこない様にして、ブロック終端部における、強誘電体キャパシタ特性の劣化を防止する。例文帳に追加

In a TC parallel unit serially connected type ferroelectric memory, a dummy upper electrode 25 which is not connected to another element is disposed in a capacitor of a terminal end of the block in which a block selecting transistor 6 or a plate line is disposed, so that an upper electrode 20 in the capacitor used for the cell is not disposed at an outermost periphery to prevent a deterioration of the ferroelectric capacitor characteristics. - 特許庁

強誘電体に、同一高さで、異なる幅のパルス電圧を印加して、異なる総分極量を与え、その総分極量の違いに応じた異なる記憶状態を作る多値強誘体メモリセルを有する半導体不揮発記憶装置である。例文帳に追加

The semiconductor nonvolatile storage device includes a multi-valued ferroelectric memory cell which applies pulse voltages having the same height and different width to a ferroelectric substance to give it different total polarization amounts and forms different storing states corresponding to the difference in the total polarization amounts. - 特許庁

複数個の強誘電体キャパシタ３０がビット線方向に連続に接続されてなる直列回路の一端には、選択された強誘電体キャパシタ３０の強誘電体膜の分極の偏位を検知することによりデータを読み出す読み出しトランジスタ１０が接続されており、複数個の強誘電体キャパシタ３０、複数個の選択トランジスタ２０及び１個の読み出しトランジスタ１０によってメモリセルブロックが構成されている。例文帳に追加

A readout transistor 10 which reads data out by detecting the deviation of the polarization of the ferroelectric film of a selected ferroelectric capacitor 30 is connected to one end of a series circuit constituted by connecting multiple ferroelectric capacitors 30 successively in a bit-line direction and a memory cell block is composed of multiple ferroelectric capacitors 30, selection transistors 20, and one readout transistor 10. - 特許庁

半導体記憶装置がストレス試験モードに設定されるとき、各メモリセルのビット線とプレート線とに同じ信号を入力するプレート線信号制御回路２８を設けることにより、当該メモリセルの強誘電体キャパシタのプレート線側電極にかかる電位とビット線にかかる電位を同一にする。例文帳に追加

A potential applied to a plate line side electrode of a ferroelectric capacitor of the memory cell and a potential applied to a bit line are made the same by providing a plate line signal control circuit 28, thereby inputting the same signal to bit lines and plate lines of each memory cell when a semiconductor memory device is set to a stress test mode. - 特許庁

プラスティック材料からなる略長方形状のカードと、カード内に搭載され、強誘電体膜を情報記憶キャパシタとして用いるメモリセルアレイを有する半導体素子とを備え、半導体素子の強誘電体膜をカードの長手方向の端から３０パーセントの領域のみに位置するように配置する。例文帳に追加

This ID card is provided with a nearly oblong card formed of a plastic material, and a semiconductor element mounted in the card and having a memory cell array using a ferroelectric film as an information storage capacitor; and the ferroelectric film of the semiconductor element is so disposed as to be positioned only in a 30% region of the card from a longitudinal end thereof. - 特許庁

トランジスタ構造体の不純物領域２２ｂ上に形成され、金属電極３６及び金属酸化物電極３５を含む下部電極４０と、下部電極４０を取り囲んで形成された強誘電体層３７と、強誘電体層３７上に形成された上部電極３８と、を含むトランジスタ構造体を含むメモリ素子のキャパシタである。例文帳に追加

A memory device capacitor, including a transistor structure, comprises a lower electrode 40, which is formed above an impurity region 22b of the transistor structure and includes a metal electrode 36 and a metal oxide electrode 35; a ferroelectric layer 37, which is formed so that it surrounds the lower electrode 40; and an upper electrode 38 formed on the ferroelectric layer 37. - 特許庁

メモリセルアレイ２００は、メモリセルがマトリクス状に配列され、第１信号電極３０と、該第１信号電極３０と交差する方向に配列された第２信号電極３４と、少なくとも第１信号電極３０と第２信号電極３４との交差領域に配置された強誘電体層３２と、を含む。例文帳に追加

In the array 200, memory cells are arranged in a matrix-like state and first signal electrodes 30, second signal electrodes 34 which are arranged in the direction crossing the electrodes 30, and dielectric layers 32 which are arranged at least in the crossing areas of the electrodes 30 and 34 are contained. - 特許庁

不揮発性メモリーの、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３（ＰＺＴ）などを用いた強誘電体メモリー（ＦｅＲＡＭ）の実用化において、これらの膜を作成するための成膜原料を実用化レベルでＣＶＤのような成膜装置に気化させて供給するための気化装置を提供する。例文帳に追加

To provide a vaporizing device to vaporize and feed a film forming material to a film forming device such as a CVD on the practical level in the practical use of a ferroelectric memory (FeRAM) using SrBi2Ta2O9(SBT), Pb(Zr, Ti)O3(PZT), etc., of a non-volatile memory. - 特許庁

このメモリ装置は、所定の方向に延びる１組のビット線対ＢＬＴ／ＢＬＢと、ビット線対ＢＬＴ／ＢＬＢと交差するように配置されたワード線ＷＬと、ビット線対ＢＬＴ／ＢＬＢとワード線ＷＬとの間に配置され、２つの強誘電体キャパシタ４２ａおよび４２ｂのみからなるメモリセル４１とを備えている。例文帳に追加

This memory device is provided with a pair of bit lines BLT/ BLB extending in a prescribed direction, a word line WL arranged to intersect with the pair of bit lines, and a memory cell 41 arranged between the pair of bit lines BLT/BLB and the word line WL and consisting of only two ferromagnetic capacitors 42a and 42b. - 特許庁

フラッシュ型ＥＥＰＲＯＭメモリにはデータを記憶し、強誘電体メモリにはデータを記憶するためのルート情報、ディレクトリ情報、データのファイル名称、データのファイルサイズ、データの記憶箇所を記憶するファイルアロケーションテーブル情報、及びデータの書き込み終了時間の少なくとも一つを記憶する。例文帳に追加

Data are stored in the flash type EEPROM memory, and at least one of route information for storing data, directory information, data file name, data file size, file allocation table information for storing the storage place of data and data write end time is stored in the ferroelectric memory. - 特許庁

第１メモリセルアレイ１１０は、メモリセルがマトリクス状に配列され、第１信号電極１１２と、第１信号電極１１２が交差する方向に配列された第２信号電極１１６と、少なくとも第１信号電極１１２と第２信号電極１１６との間に配置された強誘電体層１１４とを含む。例文帳に追加

The first memory cell array 110, in which memory cells are arranged in a matrix pattern, comprises a first signal electrode 112, a second signal electrode 116 arranged in the direction in which the first signal electrode 112 intersects, and at least a ferroelectric layer 114 arranged between the first signal electrode 112 and the second signal electrode 116. - 特許庁

複数のメモリセルが接続された第１のビット線及び第２のビット線と、第１のビット線及び第２のビット線に接続されたセンスアンプと、第１のビット線と第２のビット線が短絡状態にあるときに、第１のビット線及び第２のビット線の少なくとも一方をセンスアンプから切り離すスイッチと、を備えたことを特徴とする強誘電体メモリ装置。例文帳に追加

The ferroelectric memory device is provided with; first and second bit lines to which a plurality of memory cells are connected; a sense amplifier connected to the first and the second bit lines; and a switch which disconnects at least one of the first and the second bit lines from the sense amplifier when the first and the second bit lines are in a short circuit state. - 特許庁

強誘電体メモリ１において、基板１０上に、所定の駆動電位Ｖｉｎｔ０を生成する電圧発生回路１２、駆動電位Ｖｉｎｔ０が印加される駆動配線１３、駆動配線１３に接続された複数のメモリセル、入力された電位同士を比較して比較結果を出力する内部電圧比較回路１４を設ける。例文帳に追加

A ferroelectric memory 1 includes, on a substrate 10, a voltage generation circuit 12 configured to generate a predetermined driving voltage Vint0, a driving wiring line 13 to which the driving voltage Vint0 is applied, a plurality of memories connected to the driving wiring line 13, and an internal voltage comparison circuit 14 configured to compare input potentials with each other to output a comparison result. - 特許庁

強誘電体メモリ素子において、幾つもの非破壊読み出し方法が検討されてきているが、“１”、“０”の差が小さいことやプロセス的な信頼性の問題等、それぞれ課題を抱えており、未だ実現していないが、本発明は、単純マトリクス構造メモリ素子に好適な非破壊読み出し方法を提供する。例文帳に追加

To solve the problem in a ferroelectric memory element that, although many nondestructive readout methods have been studied, each has a problem that the difference between "1" and "0" is small, a problem in the process reliability, and so forth, and they have not been solved, and to provide a nondestructive readout method suitable for a simple matrix structure memory element. - 特許庁

温度検出回路１０からの温度検出信号と、動作指定信号１５により、不揮発性メモリモードとＤＲＡＭモードを切り替えるモード切り替え信号発生回路１２とがチップ上に形成され、前記モード切り替え信号発生回路からのモード信号１３により、強誘電体メモリ回路１４のモードを切り替える。例文帳に追加

A mode switching signal generating circuit 12 switching a non- volatile memory mode or a DRAM mode by a temperature detecting signal and an operation specifying signal 15 from a temperature detecting circuit 10 is formed on a chip, a mode of a ferroelectric memory circuit 14 is switched by a mode signal 13 from the mode switching signal generating circuit. - 特許庁

リファレンスセル（ＲＭＣ１〜ＲＭＣ５）は同一のビット線（／ＢＬ）に複数個接続され、複数個のリファレンスセルの各強誘電体キャパシタ（ＲＣＦ１〜ＲＣＦ５）の容量は本体メモリセル（ＭＣ１）の強誘電体キャパシタ（ＣＦ１）の容量の２^n倍（ｎは整数倍）の値を有するように設定される。例文帳に追加

A plurality of reference cells (RMC1-RMC5) are connected to the same bit line (/BL), and the capacitance of each ferroelectric capacitor (RCF1-RCF5) in the plurality of reference cells is set so as to be 2^n (wherein n is an integral multiple) times the capacitance of the ferroelectric capacitor (CF1) of the main body memory cell (MC1). - 特許庁

下部電極、この下部電極上に形成され、データが記録される強誘電膜、この強誘電膜上に形成された障壁層およびこの障壁層上に形成された半導体層を含む記録媒体と、この記録媒体に／からデータを記録／再生するために使われる探針とを備える不揮発性メモリ素子を提供する。例文帳に追加

The non-volatile memory element is provided with the recording medium including a lower electrode, a ferroelectric film which is formed on the lower electrode and in which data are recorded, a barrier layer formed on the ferroelectric film and a semiconductor layer formed on the barrier layer and with a probe used for recording/reproducing data in/from the recording medium. - 特許庁

メモリなどの半導体装置に用いられる強誘電体キャパシタは、基板に対して鉛直な断面が凹状または凸状に形成された第１の電極１５と、第１の電極１５上に設けられ、強誘電体からなる容量絶縁膜１７と、容量絶縁膜１７上に設けられた第２の電極１９とを有している。例文帳に追加

The ferroelectric capacitor used for the semiconductor device such as a memory comprises a first electrode 15 in which a section vertical to a substrate is formed in a projected or recessed shape; a capacity insulating film 17 that is formed on the first electrode 15 and made of a ferroelectric; and a second electrode 19 provided on the capacity insulating film 17. - 特許庁

この半導体記憶装置においては、各々のメモリセルが、第１及び第２のビットラインと、複数のワードラインと、第１のビットラインと各々のワードラインとの間に設けられた第１の強誘電体キャパシタと、第２のビットラインと各々のワードラインとの間に設けられた第２の強誘電体キャパシタとを含む。例文帳に追加

In this semiconductor storage device, each of the memory cells includes a first and a second bit lines, a plurality of word lines, a first ferroelectric capacitor arranged between the first bit line and each of the word lines, a second ferroelectric capacitor arranged between the second bit line and each of the word lines. - 特許庁

本発明の半導体ウエハ２００は、強誘電体メモリ装置１００を含む複数の半導体チップ領域２２０と、試験用チップ領域２１０と、複数の半導体チップ領域２２０と試験用チップ領域２１０とを接続する配線２３０，２４０と、を含む。例文帳に追加

The semiconductor wafer 200 comprises a plurality of semiconductor chip regions 220 including the ferroelectric memory device 100, a chip region 210 for testing, and circuits 230, 240 for connecting the plurality of semiconductor chip regions 220 to the chip region 210 for testing. - 特許庁

強誘電体膜形成にゾルゲル、ＭＯＤ法などの溶液法を用いて微細立体形状キャパシタを構成し、高密度メモリの形成を容易にした半導体装置の製造方法及びこの方法で形成された半導体装置を提供する。例文帳に追加

To provide a semiconductor device as well as a manufacturing method thereof where a solution method such as sol-gel MOD method and the like is used for forming a ferroelectric film to constitute a micro solid capacitor, for easy formation of a high-density memory. - 特許庁

第１メモリセルアレイは、ストライプ状に形成された下部電極３８と、下部電極３８と交叉する方向にストライプ状に形成された上部電極３６と、下部電極３８と、上部電極３６との、少なくとも交叉部分に配置される強誘電体キャパシタ３４と、強誘電体キャパシタ３４の相互間に形成された埋め込み絶縁層３２とを含む。例文帳に追加

The first memory cell array contains a lower electrode 38 formed in a striped shape, an upper electrode 36 formed in the striped shape in the direction crossed with the electrode 38, the ferroelectric capacitors 34 arranged at least at the crossed section of the electrode 38 and the electrode 36, and a buried insulating layer 32 formed between the mutual capacitors 34. - 特許庁

第１の方向に延在する第１のワード線と、第１のワード線の両側に、第１の方向に配列された複数の素子領域と、複数の素子領域にそれぞれ接続され、第１のワード線により駆動される複数の第１の強誘電体キャパシタと、を備えたことを特徴とする強誘電体メモリ装置。例文帳に追加

The ferroelectric memory comprises first word lines extending in a first direction, a plurality of element regions arranged in the first direction at both sides of the first word lines, and a plurality of ferroelectric capacitors connected to the plurality of element regions, respectively, so as to be driven by the first word lines. - 特許庁

第１メモリセルアレイ３０は、ストライプ状に形成された下部電極３６と、下部電極３６と交叉する方向にストライプ状に形成された上部電極３８と、下部電極３６と、上部電極３８との、少なくとも交叉部分に配置される強誘電体キャパシタ３４と、強誘電体キャパシタ３４の相互間に形成された埋め込み絶縁層３２とを含む。例文帳に追加

The first memory cell array 30 includes a lower electrode 36 formed into a stripe shape, an upper electrode 38 formed in a stripe shape in a direction intersecting the lower electrode 36, a ferroelectric capacitor 34 arranged at the intersecting portion of the lower electrode 36 and the upper electrode 38, and an embedded insulation layer 32 formed between the ferroelectric capacitors 34. - 特許庁

強誘電体メモリ装置のビット線ＢＬ、ＢＬｂ間にシールド線ＳＬを設け、選択プレート線ＰＬ＜０＞の立ち上がり（活性化）の前にシールド線ＳＬの電位を下げることにより、ビット線ＢＬ、ＢＬｂの電位が低下し、これに対応して強誘電体キャパシタに印加される電圧が上昇する。例文帳に追加

A shield line SL is wired between both bit lines BL, BLb of the ferroelectric memory device and the potential of the shield line SL is lowered before rise (activation) of a selected plate line PL<0>, so that the potential of the bit lines BL, BLb is lowered and voltage to be applied to a ferroelectric capacitor is increased correspondingly to the drop of the potential. - 特許庁

強誘電体メモリ装置を、第１の方向に延在する第１のワード線ＷＬと、第１のワード線ＷＬの両側に、第１の方向に配列された複数の素子領域１１２と、複数の素子領域１１２にそれぞれ接続され、第１のワード線ＷＬにより駆動される複数の第１の強誘電体キャパシタ１７０と、を有する構成とする。例文帳に追加

The ferroelectric memory device includes a first word line WL extending in a first direction, a plurality of element regions 112 placed in the first direction on both sides of the first word line WL, and a plurality of first ferroelectric capacitors 170 respectively connected with the plurality of element regions 112 and driven by the first word line WL. - 特許庁

強誘電体メモリにおける強誘電体層を構成する材料であって、遷移金属酸化物において、前記遷移金属酸化物を構成する遷移金属の原子状態における価電子帯のd状態のエネルギーレベルと、前記遷移金属酸化物を構成する酸素の2p状態のエネルギーレベルの差が0.33Ry以内である遷移金属を主成分とする。例文帳に追加

Relating to a material constituting a ferroelectrics layer of a ferroelectrics memory, a transiting metal oxide comprises a transition metal as a main component, wherein a difference between the energy level in d-state of a valence band of the transition metal in an atomic state constituting the transition metal oxide and the energy level in 2p state of oxygen constituting the transition metal oxide is 0.33 Ry or less. - 特許庁

強誘電体メモリは、シリコン基板１の上方に設けられ、下部電極１３、強誘電体膜１４および上部電極１５を含む複数のキャパシタ１９と、複数のキャパシタ１９上および複数のキャパシタ１９間に設けられ、かつ、複数のキャパシタ１９間の隙間を埋め込む、ポリシラザン膜２１とを備えている。例文帳に追加

The ferroelectric memory is equipped with a plurality of capacitors 19 which are provided above a silicon substrate 1 comprising lower electrodes 13, ferroelectric films 14, and upper electrodes 15; and a poly silazane film 21 which is provided on the capacitors 19 and among a plurality of the capacitors 19, and in a gap between the capacitors 19 so as to fill it up. - 特許庁

このメモリ装置は、ヒステリシス特性を有する強誘電体キャパシタ１２と、データの読み出し時に、強誘電体キャパシタ１２に１回目と２回目とで異なる方向にバイアス電圧を印加し、１回目の読み出しデータと２回目の読み出しデータとを比較することにより読み出しデータを確定するリードアンプ７とを備えている。例文帳に追加

The memory apparatus is provided with a ferroelectric capacitor 12 having a hysteresis characteristic and a read amplifier 7 which impresses a bias voltage to directions varying in the first time and the second time to the ferroelectric capacitor 12 in reading out data and decides the readout data by comparing the readout data of the first time and the readout data of the second time. - 特許庁

強誘電体記憶装置では、複数のワード線１４及び複数のビット線１６の各交点に形成される複数の強誘電体メモリセル１８の少なくとも一つの選択セル１８ａに対して、データ読み出し、データ再書き込み及びデータ書き込みのいずれか一つを実施する動作工程が繰り返し行われる。例文帳に追加

In the ferroelectric memory device, an operation process to execute any one of data read, data rewrite, or data write is repeatedly performed to at least one selected cell 18a of a plurality of ferroelectric memory cell 18 formed at each intersection point of a plurality of word lines 14 and a plurality of bit lines 16. - 特許庁

MFMIS構造の半導体不揮発性記憶装置において、メモリセル面積を大きくすることなく、効率的に強誘電体キャパシタに分配電圧を加えることができる半導体不揮発性記憶装置及びその製造方法を提供する。例文帳に追加

To provide a semiconductor nonvolatile storage device where distribu tion voltage can be effectively applied to a ferroelectric substance capacitor, without enlarging memory cell area in a semiconductor nonvolatile storage device of an MFMIS structure, and to provide a method for manufacturing the storage device. - 特許庁

強誘電体キャパシタ及びトランジスタから構成されるメモリセルを複数直列に接続して構成される半導体記憶装置において、複数のトランジスタに同時に電圧を印加して、信頼性試験の時間を短縮する半導体記憶装置を提供する。例文帳に追加

To provide a semiconductor memory device that applies voltage to a plurality of transistors at the same time and reduces time for a reliability test in the semiconductor memory device which is configured by connecting in series a plurality of memory cells configured with ferroelectric capacitors and transistors. - 特許庁

本願発明においては、絶縁体バッファ層２をHfO_2+uあるいはHf_1-xAl_2xO_2+x+yで構成することにより、絶縁体バッファ層２と強誘電体３の両方のリーク電流を低く押さえることができ、データ保持時間が真に充分長いメモリトランジスタが実現する。例文帳に追加

This solves the problem that the data written in a conventional MFIS transistor vanishes within a day or a little longer mainly because large leakage current from the buffer layer and the ferroelectric prevents electric polarization of the ferroelectric from controlling electric conduction between the source drains of transistors in which electric charges are accumulated around an interface between the ferroelectric and the buffer layer so that they shield electric polarization stored in the ferroelectric. - 特許庁

ストレージ電極と埋没コンタクトホールとの不整合に影響を受けないようにして、ストレージ電極とプレート電極との間の誘電体膜の降伏電圧を強化させることができる半導体メモリ素子のキャパシタ及びその製造方法を提供するにある。例文帳に追加

To provide the capacitor of a semiconductor memory element together with its manufacturing method, wherein the yield voltage of a dielectrics film between a storage electrode and a plate electrode is raised while affected with no unconformity between the storage electrode and an embedded contact hole. - 特許庁

本発明は半導体メモリ装置に関し、特に不揮発性強誘電体レジスタを利用してモードレジスタをセッティングすることにより、システムのパワーアップ時にモードレジスタを再びセッティングする過程を省略できるようにする技術を開示する。例文帳に追加

To provide technology for omitting a process for setting a mode register again at the time of power-up of a system by setting the mode register utilizing especially a nonvolatile ferroelectric register, with respect to a semiconductor memory device. - 特許庁

遷移金属酸化物、ペロブスカイト並びに層状ペロブスカイト酸化物、超ＬＳＩ、高温超伝導、スイッチング、強誘電体メモリーなどに利用することができる結晶構造歪による固体電子物性の制御方法、及び該方法により得られた酸化物を提供する。例文帳に追加

To provide a method for controlling solid electronic physical properties of transition metal oxide, perovskite and laminar perovskite oxide by their crystal structure distortion which can be utilized for VLSI (Very Large Scale Integration), high-temperature superconduction, switching, ferroelectric memory, etc., and the oxide obtained by this method. - 特許庁

振動エネルギーを電気エネルギーに変換するチャージ発生用圧電体１、発生した電荷を用いて振動のエネルギーや回数をカウントする強誘電体メモリ２、記録したデータを外部から非接触で読み取るためのＲＦアンテナ４及びそのコントロール回路３とを備えている。例文帳に追加

The piezoelectric vibration sensor comprises: a charge generating piezoelectric material 1 for changing vibration energy into electric energy; a ferroelectric memory 2 for counting energy and the number of vibration by using charge generated; an RF antenna 4 for reading recorded data from outside without contact; and a control circuit 3. - 特許庁

微細化されたキャパシタ（メモリセル）からデータを読み出すための十分な電位の信号を取り出すことができ、データ書込時の消費電力を小さくすることができると共に、チップ全体の面積を小さくすることができる強誘電体記憶装置を提供する。例文帳に追加

To provide a ferroelectric storage device capable of taking out signals of a potential sufficient for reading a data from micronized capacitors (memory cells), whose power consumption at the time of writing data can be reduced, and in which an area for all chips can be reduced. - 特許庁

またフラッシュランプを用いてゲート酸化膜などのＳｉＯ_2 絶縁膜あるいはシリコン上に界面反応を抑制した状態でＰＺＴ膜などの強誘電体膜を結晶化した１トランジスタタイプの半導体メモリが得られる。例文帳に追加

A one-transistor semiconductor memory can be obtained wherein the ferroelectric film like a PZT film is crystallized on an SiO2 insulating film like a gate oxide film or silicon by using the flash lamp, in the state that interface reaction is restrained. - 特許庁

強誘電体を容量絶縁膜に用いたメモリにおいて、集積回路の損傷を回復するための窒化シリコン及び金属配線最上層の窒化チタンが熱処理によってはがれず、高歩留り、高信頼性の半導体装置の製造方法を提供する。例文帳に追加

To provide a method for manufacturing a semiconductor device of high yield and reliability wherein, related to a memory where a ferroelectrics is sued as a capacitor insulating film, neither silicon nitride for recovering the damage in an integrated circuit nor a titanium nitride at a metal wiring top layer is released in thermal process. - 特許庁

強誘電体デバイスMFSFETを用いて演算機能と記憶機能を一体化した基本演算回路をコンパクトに構成し、演算器−メモリ間のデータ転送を基本演算回路内部に局所化すると共に、基本演算回路の結線のみによって付加回路なしで組合せ回路を実現する。例文帳に追加

A basic arithmetic logic circuit in which an operation function and a storage function are integrated is constituted compactly using a ferroelectric device MFSFET, data transfer between a computing unit and a memory is localized in the basic arithmetic logic circuit, and a combination circuit is realized without an additional circuit by only wiring of the basic arithmetic logic circuit. - 特許庁

ストレス試験時に、ワード線、プレート線及びビット線にかかる信号を制御することにより、メモリセルの他の素子を駆動しても、強誘電体キャパシタにはストレスがかからないようにする回路構成を有する半導体記憶装置を提供する。例文帳に追加

To provide a semiconductor memory device having circuit constitution in which stress is not applied to ferroelectric capacitors even if the other element of a memory cell is driven by controlling a signal applied to a word line, plate line, and a bit line at the time of test of stress. - 特許庁

テストモードにおいて、強誘電体メモリの読み出し動作マージンやキャパシタの分極反転時における電気分極率の変化量を、１回の読み出し動作で容易かつ高速に測定可能な半導体記憶装置を提供する。例文帳に追加

To provide a semiconductor memory in which read-out operation margin of a ferroelectric memory and variation quantity of an electric polarization rate at reversing of polarization of a capacitor can be measured easily and at high speed with one time read-out operation. - 特許庁