「状態ビット」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

データ処理装置（１０）は、メモリ（１６）と、付加ビット生成部（３１）と、書き込み状態判定部（３２）とを具備する。例文帳に追加

The data processor (10) includes: a memory (16); an additional bit generation section (31); and a write state determination section (32). - 特許庁

ビット線とセルプレートがショートした不良状態を迅速に検査できる半導体記憶装置の検査方法を提供することを目的とする。例文帳に追加

To provide an inspection method of a semiconductor memory with which a defective state inspected quickly, in which a bit line and a cell plate are short-circuited. - 特許庁

ゲート電圧は電荷状態によって変化するため、二重量子ビットを個別に計測或いは読み出すことができる。例文帳に追加

Since the gate voltage varies depending on the state of the electrical discharge, the double quantum bits can be measured or read individually. - 特許庁

読み出し時にフローティング状態となるビット線の予期せぬ電圧変動（ノイズ）を速やかに除去する。例文帳に追加

To quickly eliminate unexpected voltage variation (noise) of a bit line being made a floating state at the time of read-out. - 特許庁

供給パイプ１４を含む保持機構１３を設け、複数のビットワーク１７を軸線方向に整列させた状態で保持する。例文帳に追加

The device has a holding mechanism 13 including a supply pipe 14, and holds the plurality of bit work pieces 17 in an aligned state in the axial direction. - 特許庁

ソース線（ＳＬ０，ＳＬ１）を順次選択状態へ駆動し、対応のビット線に書込データを伝達してデータの書込を行なう。例文帳に追加

The data is written by driving the source lines (SL0, SL1) successively to be selected and transmitting writing data to a corresponding bit line. - 特許庁

例えば、余りのビット列が「1100」である通常状態２２においてデータ２４３「11110011」を取り出した場合、テーブル２２のレコード２４３番を参照する。例文帳に追加

If, for example, when a data 243 '11110011' is taken out in a normal state 22, remaining bit stream being '1100', a record number 243 on the table 22 is made reference to. - 特許庁

払出制御用CPUは、エラービットの状態によらずに、賞球払出個数カウンタの値が１０になると賞球個数信号を外部出力する。例文帳に追加

The CPU for put-out control externally outputs the number of prize balls signal regardless of the state of the error bit when the value of a put-out prize ball counter reaches 10. - 特許庁

したがって、第１増幅ステージが活性化状態となり、書き込むデータをメインビットラインを介して当該セルへ伝達する。例文帳に追加

Accordingly, a first amplification stage becomes an enabled state, and the write data is transmitted to the cell concerned via the main bit line. - 特許庁

受信フレーム中のプリアンブルから同期クロックを抽出してビット同期を確立し、ハント状態に遷移する。例文帳に追加

A synchronizing clock is extracted from the preamble in a received frame, and bit synchronism is established and transits into a hunt state. - 特許庁

セキュリティービット１−３が消去状態であるときには、読み出しデータのスクランブルは解除される。例文帳に追加

When the security bit 1-3 is at an erased state, the scramble of the read data is released. - 特許庁

また、電波状態によって変化する通信のビットレートに応じて、送受信する画像のファイルサイズを変更する態様も好ましい。例文帳に追加

Further, an embodiment of changing the file size of the images to be transmitted and received corresponding to the bit rate of communication which changes depending on a radio wave state is also preferable. - 特許庁

各複数のマルチビットメモリセルは、３つ以上の状態のそれぞれにプログラムすることが可能である。例文帳に追加

Each of a plurality of multi-bit memory cells can be programmed to represent three or more states. - 特許庁

液晶素子１５０は、メモリ回路３０に保持されたデータビットにしたがってオンまたはオフのいずれかの表示状態となる。例文帳に追加

The liquid crystal element 150 attains the display state of either on or off in compliance with the data bit held in the memory circuit 30. - 特許庁

すると、メモリセル１０_０ 内のＮＭＯＳ１２がオン状態となり、該メモリセル１０_０ に記憶された“０”情報がビット線ＢＬｂへ出力される。例文帳に追加

Then, an NMOS 12 in the memory cell 10_0 is turned on to output the "0" information stored in the memory cell 10_0 to a bit line BLb. - 特許庁

レジスタ３のＭＳＢを除くビットには、ＣＰＵ１によってウエイト状態を保持するウエイト時間が書き込まれる。例文帳に追加

A wait time for maintaining the wait state is written in bits which excludes the MSB of the register 3 by the CPU 1. - 特許庁

受信したコード記号の各択一データ状態に対応するビットシーケンスを追跡ジェネレータ（１２，１４）で生成する。例文帳に追加

Tracing generators 12, 14 generate a bit sequence of a received code symbol corresponding to each alternative data state. - 特許庁

Ｎチャネルトランジスタ２８，２９は、ＯＮの状態になった場合には共通ビット線ＢＬ１を接地する。例文帳に追加

A common bit line BL1 of the N channel transistors 28, 29 is grounded when they are turned on. - 特許庁

ビット線対はセンス動作時センスアンプ回路から分離されており、次のワード線を選択可能な状態に設定される。例文帳に追加

The bit line pair is separated from the sense amplifier circuits at the time of the sensing operating and set to the state capable of selecting the next word line. - 特許庁

上記読み出されるメモリセルの抵抗状態は、上記メモリセルによって記憶されたデータビットを表す。例文帳に追加

The resistive state of the memory cell being read is indicative of the data bit stored by the memory cell. - 特許庁

２ビット格納型不揮発性メモリセルのプログラムと消去状態のセル電流比の増大をはかるとともに消費電力を低減する。例文帳に追加

To increase a cell current ratio of a programmed state to an erased state of a two-bit storing type nonvolatile memory cell, and also to reduce power consumption. - 特許庁

第１隣接メモリセルトランジスタＭＣ０３のドレイン領域につながるビット線ＳＢＬ３をフローティング状態にする。例文帳に追加

A bit line SBL3 connected to a drain region of a first adjacent memory cell transistor is made a floating state. - 特許庁

それにより、どちらかの信号線が、アドレス指定されたビットの論理状態を確かめるのに使用され得る。例文帳に追加

Thereby, either of two signal lines can be used for confirming a logic state of the bit being addressed. - 特許庁

最上位ビットＤ３のデジットが“０”であれば、γ補正用スイッチ２４１〜２４３は総てオン状態となり、γ補正は行われない。例文帳に追加

When a digit of the highest order bit D3 is '0', γ-correction switches 241-243 become all in the ON state, and γ-correction is not performed. - 特許庁

初期状態では、主ビット線ＭＢＬｊの電圧はＨレベルに、ワード線ＷＬｉ１〜ＷＬｉｐの電圧はＬレベルに制御される。例文帳に追加

In an initial state, voltage of the main bit line MBLj is controlled to an H level, and voltage word lines WLi1 to WLip are controlled to an L level. - 特許庁

ビット線のフローティング状態時のプリチャージ電圧レベルを変更するために、たとえば、電流制限回路（ＰＱａ，ＰＱｂ，７，１０，１１）を設ける。例文帳に追加

In order to change a pre-charge voltage level at the time of floating state of a bit line, for example, current restricting circuits (PQa, PQb, 7, 10, 11) are provided. - 特許庁

仮想接地メモリセルアレイにおいて、各ビットの初期段階と終止段階との記憶状態を判定する。例文帳に追加

In a virtual ground memory cell array, storage states of an initial step and a final step of respective bits are discriminated. - 特許庁

もしこのビットが1にセットされていれば、BoardAllActiveレジスタ（と出力）はチップの内部状態を反映した値が入力ピンとANDされてセットされる。例文帳に追加

If this bit is set to 1, then the BoardAllActive register (and output) are set to reflect the internal state of the chip ANDed with the input pin.  - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』

ホストコンピュータは定期的にこのビットの状態をチェックして、ゼロならキーを読み出して探索を再開させる。例文帳に追加

The host computer checks the status of this bit periodically and, if it is zero, reads out the key then restarts the search.  - Electronic Frontier Foundation『DESのクラック：暗号研究と盗聴政策、チップ設計の秘密』

このため、 (多くの 8 ビットカードを含む) いくつかの古いカードは上位 6 ビットを使用するポートへの参照を解釈できず、呼び出されていない時に自分が呼ばれたものと誤認識してしまい、結果として妙な状態に陥ってしまう。例文帳に追加

Therefore some old cards (including many 8-bit cards) will mis-decode references to ports that use the upper6 bits, and may get into funny states because they think that they are being addressed when they are not. - XFree86

関数XQueryKeymapは、キーボードの論理的状態を表すビットのベクトルを返す。 1 がセットされているビットは、対応するキーが現在押されていることを示す。例文帳に追加

The XQueryKeymap function returns a bit vector for the logical state of the keyboard, where each bit set to 1 indicates that the corresponding key is currently pressed down. - XFree86

判定出力が“１”レベルになるとＮＭＯＳトランジスタ２９がＯＮ状態になり、信号２２のビット線と接続し、信号２２のビット線をディスチャージする。例文帳に追加

When the discrimination output becomes a "1" level, the transistor 29 becomes an ON state, is connected to the bit line of the signals 22 and discharges the bit line of the signals 22. - 特許庁

印刷装置１２Ａ１、１２Ａ２では、送信されてきたビットマップデータ５２を印刷処理する際に、当該ビットマップデータ５２と共に送信されてきた補正データ５４に基づいて印刷状態を補正する。例文帳に追加

The printer 12A1, 12A2 corrects the print state on the basis of the correction data 54 transmitted together with the bitmap data 52 when performing print processing to the transmitted bitmap data 52. - 特許庁

プリチャージ動作時には、階層スイッチＬＳＷが導通している状態で、グローバルビット線ＧＢＬの側のプリチャージ回路（不図示）によりプリチャージ電圧がグローバルビット線ＧＢＬに供給される。例文帳に追加

In the precharge operation, a precharge circuit (not illustrated) on the side of the global bit lines GBL supplies the precharge voltage to the global bit lines GBL in a state in which the hierarchical switch LSW turns on. - 特許庁

該データ伝送パケットは開始ビット、パケット識別番号、通信エンドポイント、データ長さ、ペイロードデータ、パケット状態番号、データ格式、終了ビットを含む。例文帳に追加

A data transmission packet includes a starting bit, a packet identification number, the communication end point, data length, payload data, a packet state number, a data status and an end bit. - 特許庁

変換回路１３３は、このビットマップを、物理ポートとＲＰボードの接続状態に応じて設定された変換パタンに基づいて、物理ポート１３１の番号を表すビットマップに変換する。例文帳に追加

A converting circuit 133 converts the bitmap into the bitmap representing the number of the physical port 131 based on a conversion pattern set depending on a connection state of the physical port and RP board. - 特許庁

ＣＰＵ６はこの８ビットパラレルデータを入力ポート５を介して受け取り、その中から状態検出対象ビットについての保護処理を行う。例文帳に追加

The CPU 6 receives the 8-bit parallel data via an input port 5 and performs protection processing on a state detection object bit in the 8-bit parallel data. - 特許庁

量子ビット素子を最適な条件でバイアスしたままでそのエネルギー固有状態への射影測定が可能な量子ビット素子用読み出し回路を提供すること。例文帳に追加

To provide a reading circuit for a quantum bit element in which the quantum bit element is biased under the optimum condition while a projection onto its energy peculiar state can be measured. - 特許庁

ターゲットビットが別ラインに移動する時には４ラインバッファ２０１から与えられるビットＣの状態に応じてコンテキストアドレスが選択される。例文帳に追加

When the target bit moves to a different line, the context address is selected, according to the state of the bit C outputted from a 4-line buffer 201. - 特許庁

該プルアップ装置は、ビット線へ接続されているプルダウン装置がビット線のうちの幾つかを低基準電圧レベルに向かってプルする場合にのみ活性状態となる。例文帳に追加

The pull-up device 20A becomes active only when the pull-down device connected to the bit line pulls some of the bit lines toward the low reference voltage level. - 特許庁

別の変形形態においては、チャネル状態モデルは、雑音レベル、信号対雑音比、チャネルの搬送波当たりの実ビットローディングもしくは最大ビットローディングｂ_ｉのモデルである。例文帳に追加

In different variants, the channel condition model is a model of the noise level, the signal-to-noise ratio, the actual or the maximum bitloading b_i per carrier of the channel. - 特許庁

制御部１０５は、サーキュラバッファ１０６における、符号化ビット系列に対する読み出し開始アドレスを、符号化ビット系列の送信状態に応じて制御する。例文帳に追加

A control part 105 controls a readout start address corresponding to an encoded bit system in a circular buffer 106 according to the transmitting state of the encoded bit system. - 特許庁

量子コンピュータの変数を表すｑ−ビットを一般化して、一般化されたｑ−ビットをヒルベルト空間Ｃ^Ｎの元として考え、Ｎ端子の状態として実現する。例文帳に追加

A q-bit expressing the variable of the quantum computer is made general, and the general q-bit is considered as the source of a Hilbert space CN and realized as the state of an N terminal. - 特許庁

特にビットプレート４に１個のチェーンリンク31より長い長さを与え、ビットプレート４を３個のチェーンリンク31に跨った状態で、中間のチェーンリンク31に接合する。例文帳に追加

A longer length than one chain link 31 is imparted especially to a bit plate 4 and the bit plate 4 is connected to the middle chain link 31 in the condition that the bit plate 4 straddles three chain links 31. - 特許庁

この場合、階層多重ＴＳ（７３）のＰＩＤとペイロードとにビットエラーが発生している状態であっても、階層多重ＴＳ（７３）から計測階層ＴＳ（８３）を抽出してビットエラーレートを計測することができる。例文帳に追加

Even when a bit error is caused in a PID and the payload of the hierarchically multiplexed TS (73), the bit error can be measured by extracting the measurement layer TS(83) from the hierarchically multiplexed TS (73). - 特許庁