「状態ビット」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

読み出すメモリセルＭ０２のドレインｄ１と、充電するビット線ＢＬ５との間のフローティング状態のビット線ＢＬ４を、一定時間充電する。例文帳に追加

A bit line BL4 in a floating state between a drain d1 of a read-out memory cell M02 and a charging bit line BL5 is charged during a fixed time. - 特許庁

正常終了ビット管理手段２１は、電源電圧状態検出手段２０から電圧低下検知信号Ｓ１を入力すると、データ記憶部１３Ａに対して正常終了ビット２２を書き込む。例文帳に追加

A normal end bit management means 21 writes a correct normal end bit 22 into a data storage portion 13A when a voltage drop detection signal S1 is inputted from the power source voltage state detection means 20. - 特許庁

また、この回路は、第１のビット線及び第１のワード線によって制御され、前記第１のビット線及び前記第１のワード線が活動状態の場合、メモリ素子を第１の値に設定するクリア論理回路を備える。例文帳に追加

This circuit is controlled with the first bit and word lines, and further provided with a clear logic circuit for setting a memory element to a first value when the first bit and word lines are active. - 特許庁

ＣＰＵ10は、第２入力ポートに記憶された２ビットデータを読み込み、いずれか１つのスイッチのみがＯＮ状態にされている場合に、第１入力ポートに記憶されたｎビットデータを読み込む。例文帳に追加

A CPU 10 reads 2 bit data which is memorized in the second input port and reads n bit data which is memorized in the first input port when only one of any switches is being on. - 特許庁

データ転送装置１の送信データ反転手段２は、送信しようとする送信シリアルデータＡ１のＬ状態にあるビット数が、全ビット数の半分より大きい場合、送信シリアルデータＡ１を反転する。例文帳に追加

A transmission data inverting means 2 of the data transfer apparatus 1 inverts transmission serial data A1 when the number of bits in an L state in the transmission serial data A1 going to be transmitted is greater than a half of the number of total bits. - 特許庁

この遅延された上位ビットデータＤａｔａ１と、下位ビットデータＤａｔａ２とが、後段のフリップフロップ２０５で同期されて合成されて、ジッタが除去された状態で画像表示手段に転送される。例文帳に追加

The delayed upper rank bit data Data1 and the lower rank bit data Data2 are synchronized and integrated at a post stage flip-flop 205 and transferred to the image display means while jitter is removed. - 特許庁

岩盤の状態調査を目的としたコア採取を、構造が複雑で高価なリングビットなどを必要とすることなく、既存の削孔ビットやシャンクロッドを利用して実行することができる土木作業装置を提供する。例文帳に追加

To provide a civil engineering apparatus capable of executing the sampling of geological feature cores for the purpose of examining the state of rock-bed with existing drill bits and shank rods, without using an expensive ring bit with a complicated structure. - 特許庁

このため、岩盤の状態調査を目的としたコア採取を、構造が複雑で高価なリングビットなどを必要とすることなく、既存の削孔ビット１４やシャンクロッドを利用して実行することができる。例文帳に追加

Then, the sampling of the geological feature cores for the examination of the state of the rock-bed can be executed with the existing drill bits 14 and the shank rods, without using an expensive ring bit with a complicated structure. - 特許庁

このマッチ線に対し、１ビットミス時のマッチ線電流よりも小さくかつ全ビットマッチ状態のマッチ線電流よりも大きな電流値に制限される充電電流（Ｉｐ）を供給する。例文帳に追加

The match line is supplied with a charging current (Ip) having a restricted current value smaller than a match line current flowing in a one-bit miss state, but larger than a match line current flowing in an all-bit match state. - 特許庁

シフトセレクタ３３が、上記レジスタ３２に格納された鍵データを１５ビット又は１７ビット左循環シフトしたいずれかの状態を選択して取り出し、上記レジスタ３２に再び格納する。例文帳に追加

A shift selector 33 selects and fetches a state in which the key data stored in the above register 32 are circulation-shifted to the left by 15 bits or 17 bits, and stores the state in the above register 32 again. - 特許庁

データ保持モード時においては、通常動作モード時に１ビット／１セルでデータを記憶している状態から１ビット／２セルで情報を記憶するツインセルモードに移行する。例文帳に追加

At the time of data holding mode, a mode is shifted from a state in which data is stored with one bit/one cell at the time of normal operation mode to a twin cell mode in which information is stored with one bit/two cells. - 特許庁

ビットフレーム内のビット位置の数が制限された状態で、信号フレーム（またはサブフレーム）の固定コードブック応答をより正確に表現することができるボコーダ、およびそのようなボコーダの動作方法を実現する。例文帳に追加

To provide a vocoder capable of more accurately representing a fixed codebook response of a signal frame (or a subframe), in a state where the number of bit positions in a bit frame is limited, and a method of operating such a vocoder. - 特許庁

このときから、リセット制御部２０が次のアドレスの遷移を検出するまでの間、すべてのリセットトランジスタ２は活性化状態を保ち、ビット線ＢＬ０〜ＢＬｎ及びダミービット線ＢＬＧのリセットを行う。例文帳に追加

During from this time to detection of transition of the next address by the reset control section 20, all reset transistors 2 hold an activation state, and reset bit lines BL0-BLn and dummy bit lines BLG. - 特許庁

また、クロスポイント型メモリセル固有の読み出し時の誤差電流成分を抑制し、且つ非選択状態にある全ての副ビット線の電位を主ビット線と同一に設定することで読み出し動作の高速化を図れる。例文帳に追加

Further, by suppressing error current components at the time of reading inherent to the cross point type memory cells, and by setting the potential of all of the sub bit lines in an unselected state in the same state as that of the main bitlines, a reading operation is accelerated. - 特許庁

バンド情報の上位ビットは、下位ビットの値がすでに確定（１）しているか、後続のオブジェクトに関連する未定の状態（０）かを示す。例文帳に追加

The superordinate bit of the band information indicates that a value of a subordinate bit is already under a determined condition (1), or that it is in an undetermined condition (0) related to a following object. - 特許庁

音響信号を所定区間に区分し、埋め込むべき２ビットおよびこの２ビットの付加情報の１ワード内の位置によりとり得る８値に応じて、前記所定区間の低周波成分の状態を変更する。例文帳に追加

An acoustic signal is divided in each prescribed section and a state of a low frequency component in the prescribed section is changed in accordance with two bits to be embedded and eight values to be obtained according to positions in one word of two-bit added information. - 特許庁

また、ビット誤り率測定器140では、３つの階層ごとにビット誤り率を演算し、階層ごとのしきい値を超える誤り率が発生した場合に、表示器160に表示させて受信状態を判断することができる。例文帳に追加

In addition, bit error rate is calculated by every three hierarchies, when the error rate exceeding the threshold by every hierarchy is generated, it is displayed on a display 160 and the receiving state is decided by the bit error rate measuring instrument 140. - 特許庁

入出力部へのデータの読み出しおよび書き込みの際に、選択されたビット線対の両側に隣接するビット線対（ＢＬ０、／ＢＬ０）および（ＢＬ２、／ＢＬ２）を等電位の状態にする。例文帳に追加

When data is read out from and written to an input/output part, a pair of bit lines (BL0, the inverse of BL0) and a pair of bit lines (BL2, the inverse of BL2) which are adjacent to both sides of a pair of selected bit lines are set to an equipotential state. - 特許庁

一方、最上位ビットＤ３のデジットが“０”であれば、下位ビットＤ０〜Ｄ２のデータ値に応じてγ補正用スイッチ２４１〜２４３がオン状態となり、γ補正が行われる。例文帳に追加

On the other hand, when the digit of the highest order bit D3 is '0', the γ-correction switches 241-243 become in the ON state according to the data values of lower order bits D0-D2, and γ-correction is performed. - 特許庁

無線同期判定部８は、受信ＳＩＲ（１０４）、ＰＩＬＯＴ誤りビット数（１０６）、ＴＦＣＩ誤りビット数（１１０）を用いて無線同期状態を判定する。例文帳に追加

A radio synchronization deciding part 8 decides a radio synchronizing state by using reception SIR(104), the number of PILOT error bits (106), and the number of TFCI error bits (110). - 特許庁

例えばデータ圧縮方式が同一で、コンテンツデータのビットレートがデータ記録装置において対応可能なビットレート以下である場合は、当該コンテンツデータを暗号化された圧縮データ状態のまま送信する。例文帳に追加

For example, in the case that the data compression system is the same and the bit rate of the contents data is lower than the bit rate which the data recorder can deal with, the contents data is transmitted in the state of enciphered and compressed data. - 特許庁

そして、このコアドリルのコアビットを上記回転体に遊びを有した状態で外嵌して回転体によりコアビットの位置決めを行いながらコアドリルにより円筒状穴を掘削する。例文帳に追加

The core bit of the core drill is externally fitted to the rotary body in state having a play to excavate a cylindrical hole by the core drill while positioning the core bit. - 特許庁

ショート回路１０は、ビット線イコライズ信号ＢＬＥＱに応じて、ビット線対ＢＬ，／ＢＬとセンスアンプ２を駆動するためのセンスアンプ駆動信号線Ｓ２Ｎとを電気的に接続状態とする。例文帳に追加

The short-circuit 10 makes electrically a pair of bit line BL, /BL and a sense amplifier drive signal line S2N for driving a sense amplifier 2 a connection state in accordance with a bit line equalizing signal BLEQ. - 特許庁

また、ＣＰＵ１１〜１３がロックを獲得するために読出信号を出力すると、ロックレジスタ２２からロックビットが読み出されるとともに、直ちにロックレジスタ２２にロック状態「１」のロックビットが書き込まれる。例文帳に追加

Also, when the CPU 11 to 13 output a reading signal to acquire the lock, lock bits are read from the lock register 22, and lock bits in a lock status "1" are immediately written in the lock register 22. - 特許庁

軽微なデータエラー（１ビットエラー）が発生した状態を記憶し、将来の重度のデータエラー（２ビットエラー）発生を予測し、システムダウンを未然に防止できるようにする。例文帳に追加

To prevent system-down by storing a state in which a minor data error(1 bit error) occurs and predicting the occurrence of a serious data error(2 bit error) in future. - 特許庁

半導体記憶装置は、複数の磁気抵抗素子５２にワード線５０とビット線５１とを用いてデータを記憶し、ビット線の電流方向により磁化状態が変化するように構成されている。例文帳に追加

The semiconductor storage device stores data in a plurality of magnetic resistance elements 52 by using word lines 50 and bit lines 51, and is so constituted as to change the magnetization state of the magnetic resistance element by current directions of each bit line. - 特許庁

タグメモリの各エントリにリプレース保護状態であることを示すリプレース保護ビットＬ（リプレース保護ビット）を備え、リプレースから保護したいデータのアドレス領域を指定する。例文帳に追加

Each memory of a tag memory is provided with a replacement protection bit L(replacement protection bit) indicating that it is a replacement protection status, and the address region of data to be protected from replacement is designated. - 特許庁

複数の状態のうちのいずれか１つを示すマルチビットデータを記憶するための複数のメモリセルが接続された第１及び第２ビットラインを具備したフラッシュメモリ装置のプログラム方法が提供される。例文帳に追加

To provide a program method of a flash memory device provided with first and second bit lines to which a plurality of memory cells for storing multi-bit data indicating one of a plurality of states are connected. - 特許庁

送信機３０は、車両１０の状態に拘わらず、１回の送信動作において２０〔ｋｂｐｓ〕のビットレートと１〔ｋｂｐｓ〕のビットレートとで交互に送信データを送信する送信サイクルを５回連続して送信している。例文帳に追加

A transmitter 30 continuously transmits five times of a transmission cycle for alternately transmitting data at a bit rate of 20 [kbps] and a bit rate of 1 [kbps] in one time transmission operation regardless of a state of a vehicle 10. - 特許庁

例えば、メモリセルＭ１の読み出し時、メモリセルＭ１に繋がるビット線をＶｓｒにプリチャージし、メモリセルＭ２に繋がるビット線を接地し、メモリセルＭ２を常にオン状態にする。例文帳に追加

For example, when the memory cell M1 is read, a bit line linked to the memory cell M1 is precharged to Vsr, a bit line linked to the memory cell M2 is grounded and the memory cell M2 is set turned 'on' at all times. - 特許庁

この分割した符号（１ビット）と、畳み込み符号発生器８及びカウンタ９で生成した畳み込み符号から生成した各状態の符号語（１ビット）との一致又は不一致を排他的論理和回路３ａ〜３ｃで判定する。例文帳に追加

Exclusive OR circuits 3a-3c discriminate coincidence or dissidence between the split code (1 bit) and a code word (1 bit) in each state generated from a convolution code generated by a convolution code generator 8 and a counter 9. - 特許庁

また、ビットライン用コンタクトを形成し、全面に導電膜を蒸着した状態でCMPまたはエッチバックを進行する時にマスク層の高さまでビットライン用コンタクトを蝕刻する。例文帳に追加

Moreover, when starting CMP or etch back in a state where a conductive film is vapor deposited on the whole surface after the contacts 25 are formed, the contacts 25 are etched to the heights of mask layers. - 特許庁

銀行１００において、額面秘密情報と任意情報とによってエンタングルド状態が定まり、分割秘密情報によって量子ビット数が定まるエンタングルド状態にある偶数個の量子ビットの組（エンタングルド組）を複数集めた量子状態を生成し、この量子状態と額面情報とを量子現金として利用者２００に送信する。例文帳に追加

A bank 100 generates a quantum state consisting of a plurality of sets of the even number of quantum bits (entangled sets) in an entangled state which is decided by face value secret information and arbitrary information and the number of quantum bits of which is decided by division secret information, and transmits the quantum state and the face value information as quantum cash to a user 200. - 特許庁

モードビットの組み合わせが第１の状態にある時、マイクロプロセッサ１５０はハザード検出ロジック１３０と関連して機能する一方、モードビットの組み合わせが第２の状態にある時、マイクロプロセッサ１５０はハザード検出ロジック１３０と関連せずに機能する。例文帳に追加

When the set of mode bits is in the first state, the microprocessor 150 functions in relation to the hazard detection logic 130, and also when the set of mode bits is in the second state, the microprocessor 150 functions without being related to the hazard detection logic 130. - 特許庁

選択デバイスは、(a)少なくとも2つのトランジスタが第1の状態にあるとき、回転-トルク転送（STT）書き込みオペレーションのための磁気ビットを選択し、（b）少なくとも2つのトランジスタが第２の状態にあるとき、読み込みオペレーションのための磁気ビットを選択する、ように作動する。例文帳に追加

The selection device is operative to (a) select the magnetic bit for a spin-torque transfer (STT) write operation when the at least two transistors are in a first state, and (b) select the magnetic bit for a read operation when the at least two transistors are in a second state. - 特許庁

メインローデコーダの最下位ビットの状態変化を検出し、この最下位ビットの状態が変わるときのみメインワードラインがアクティブ又はフリチャージされるようにした半導体メモリ素子のメインローデコーダを提供する。例文帳に追加

To provide a main row decoder of a semiconductor memory device which detects the state change of the least significant bit of the main row decoder and makes a main word line active or free-charged only when the state of the least significant bit changes. - 特許庁

オペランド解析回路は、オペランドＡ、Ｂの指数を参照して、先行ビット相殺状態の存在を検出し、加算回路は、先行ビット相殺状態が存在する場合において、結果Ｒの仮数部を生成するために、オペランドＡ、Ｂに対する修正された仮数部を加算する。例文帳に追加

In the case that the leading bit cancellation condition is present, an addition circuit performs addition of the modified significands for the operands A and B, in order to produce the significand of the result R. - 特許庁

部品点数が少なく、簡単な操作で選択したドライバービットを使用できる状態や、収納状態に容易にセットすることができるとともに、不用意にドライバービットが突出したりするのを簡単に阻止することができる組ドライバーを提供する。例文帳に追加

To provide a set driver capable of establishing easily setting in a state allowing the use of the selected driver bit with a small number of components and a simple procedure and in an accommodated state, and easily preventing the driver bit from protruding and so on undeliberately. - 特許庁

制御回路４は、１つの放送局が選局されている状態で、前記複数本のビットフレームの内、少なくとも１本のビットフレームについての復号処理を停止し、これによって生じた空き時間を利用して、受信状態の良好な他の放送局を探索する。例文帳に追加

The control circuit 4 stops the demodulation of at least one bit frame among the plurality of bit frames in a state that one broadcasting station is turned, and retrieves the other broadcasting station whose receiving state is satisfactory by using a dead time generated according to this. - 特許庁

動作状態情報に関するビットが伝送途中で終端されるビット内に設定されると共に異なるＬＡＮ間の通信を中継する中継網において、特別な機材を用いることなく一方のＬＡＮや中継網に関する動作状態情報をもう一方のＬＡＮに伝送する。例文帳に追加

To provide a relay network, where bits with respect to operating state information are terminated on the way of transmission and which relays communication between different LANs, that transmits the operating state information with respect to one LAN and the relay network to the other LAN. - 特許庁

省電力状態から復帰するための送信元情報を含む特定のビットパターンを設定する設定手段と、設定されている特定のビットパターンと入力信号が一致するか否かを判断する手段と、省電力状態から復帰する手段を有する構成とする。例文帳に追加

The network device includes a set means for setting a particular bit pattern including transmission source information for restoring from the power saving state, a decision means for deciding whether the particular set bit pattern coincides with an input signal, and a means for restoring from the power saving state. - 特許庁

偶数番目のビット線ＢＬ０、ＢＬ２に接続された第１グループの書き込み回路３０ａ、３０ｃと、奇数番目のビット線ＢＬ１、ＢＬ３に接続された第２グループの書き込み回路３０ｂ、３０ｄは制御信号ＴＳＥ、ＴＳＯにより各々活性化状態、非活性化状態に制御される。例文帳に追加

Writing circuits 30a, 30c of a 1st group connected to even-numbered bit lines BL0, BL2 and writing circuits 30b, 30d of a 2nd group connected to odd-numbered bit lines BL1, BL3 are controlled by control signals TSE, TSO respectively to the activated state and inactivated state. - 特許庁

畳み込み符号の復号を行うビタビ復号装置のパスメモリ部１５は、最下位ビットが０の遷移状態についての選択パスを格納する上位ＲＡＭと、最下位ビットが１の遷移状態についての選択パスを格納する下位ＲＡＭとに分割されている。例文帳に追加

A path memory part 15 of a viterbi decoding device for decoding a superimposition code is divided into an upper RAM for storing a selection path in a transition status where the least significant bit is 0 and a lower RAM for storing a selection path in a transition status where the least significant bit is 1. - 特許庁

ＳＭＵ１３４は、状態そのものを表現する複数ビットの状態データ値を処理単位とする４個のステータスメモリ１５０、１５１、１５２および１５３を有し、各ステータスメモリによって、状態データ値の系列としての４個の状態データを生成する。例文帳に追加

The SMU 134 has four status memories 150, 151, 152 and 153 each having a state data value of a plurality of bits expressing the state as a processing unit and forms four status data as series of status data values by each status memory. - 特許庁

本願発明の半２重−全２重変換装置は、電気信号においてｎビット以上に相当する連続するＨｉｇｈ状態の後に、Ｌｏｗ状態が確認された場合に、半２重通信用送信回路をハイインピーダンスの状態から接続状態に切り替える構成とした。例文帳に追加

The half duplex to full duplex conversion device is configured to switch the half duplex communication transmitting circuit from a high-impedance state to a connecting state in the case where a "low" state is confirmed after consecutive "high" states comparable to n bits or more in an electrical signal. - 特許庁