「状態ビット」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

方法（２００）はまた、複数の二次変調ビットを出力するために１のビット状態を含む複数のビットの各々を二次変調するステップ（２０４）を含んでいる。例文帳に追加

The method (200) also comprises a step (204) of secondarily modulating each of a plurality of bits including the bit state of 1 to output a plurality of secondarily modulated bits. - 特許庁

続いて、この１６ビットから１ビットづつ読み込んで（Ｓ１０２）、音響フレームの所定周波数の状態をビット値に応じて変更する（Ｓ１１１）。例文帳に追加

Then, one bit each is read from 16 bits (S102), and a state of a prescribed frequency of a sound frame is changed according to a bit value (S111). - 特許庁

前記追加のメモリ・コンポーネントは、前記ビット・シーケンス内の各データ・ビットの論理状態が反転されているかどうかを示すエンコード・ビットを表すように構成されている。例文帳に追加

The additional memory component is constituted to display an encoded bit showing whether the logical state of each data bit in the bit sequence is inverted or not. - 特許庁

ビット線制御回路(4)は、活性状態において、選択された第１ビット線(PL)に電荷が転送された後、第２ビット線(/PL)の電位を第３電位に制御する。例文帳に追加

A bit line control circuit (4) controls, at an activated state, the electrical potential of the second bit line (/BL) to the third electrical potential after electrical charges are transmitted to the first bit line (BL) selected. - 特許庁

この状態で、ビット線スイッチ回路１３０Ｌ，１３０Ｒは、ビット線ＢＬＬ，ＢＬＲを電圧ノード１２５Ｌ，１２５Ｒと接続し、ビット線／ＢＬＬ，／ＢＬＲを電圧ノード１２０Ｌ，１２０Ｒと接続する。例文帳に追加

In this state, bit line switch circuits 130L, 130R connect the bit lines BLL, BLR to voltage nodes 125L, 125R, and connect the bit lines /BLL, and /BLR to voltage nodes 120L, 120R. - 特許庁

あるビット位置が潜在的なフレーミング・ビット位置として特定され、誤フレーミング・パターンと関連しているものとして特定されるビット位置が他に存在しない場合、フレーム整合状態を宣言する。例文帳に追加

When a certain bit position is specified as a potential framing bit position and there is no other bit position specified as a bit position related to the erroneous framing pattern, a frame matching state is declared. - 特許庁

ただし、サブビット線ＳＢＬＬ−０とダミーセル用のサブビット線ＳＢＬＬ−１とは電気的に分離されているため、ダミーセルが過消去状態になった場合にも、ロックビットを正確に読出すことができる。例文帳に追加

However, as a sub-bit line SBLL-0 is separated electrically from a sub-bit line SBLL-1 for dummy cell, a lock bit can be accurately read out even when a dummy cell is made an over-erasion state. - 特許庁

種々の実施形態において、情報はビットとして情報記憶層８０４内にデジタルエンコードされ、各々のビットの値は当該ビットに対応する情報記憶層の一領域８２０の光学状態によって表される。例文帳に追加

In various embodiments, information is digitally encoded in an information-storage layer 804 layer as bits, the value of each bit is represented by the optical state of an area 820 of the information-storage layer corresponding to the bit. - 特許庁

ただし、SSL3.0/TLS1.0の仕様上は40ビット秘密鍵（40-bitRC4）と128ビット秘密鍵（128-bit RC4）が利用可能であるが、CRYPTRECとしては、40ビット秘密鍵によって初期状態を生成する40-bit RC4は鍵の推定が可能であることから安全ではないと判断する。例文帳に追加

But CRYPTREC believes that the 40-bit RC4 which generates initial condition using a 40-bit private key is not secure because the private key can be estimated, though 40-bit private key (40-bit RC4) and 128-bit private key (128-bit RC4) are available in the SSL3.0/TLS1.0 specifications.  - 経済産業省

そして、ビタビ検出方式により、前記ビットデータにおけるビット状態のコンバートが所定連続長さ制限区間内にて発生したか否かを決定し、もし所定連続長さ制限区間内のコンバート発生に違反した場合、ビットデータの前記所定連続長さ制限区間内にて発生したビット状態コンバートのビット値を訂正する。例文帳に追加

A Viterbi detection method decides whether or not bit state conversion in the bit data occurs within a prescribed continuous length limitation section, and if violation is made in conversion occurrence within the prescribed continuous length limitation section, the bit value of bit state conversion that occurs within the prescribed continuous length limitation section of the bit data is corrected. - 特許庁

ビットマップマネージャは、ビットマップに基づいて受信されたフレームのブロック確認を格納するためのビットマップメモリと、ビットマップエントリ番号を格納し、ビットマップメモリの物理的アドレスと関連するビットマップ運営情報を受信するためのビットマップ運営情報制御器と、受信されたフレームに対する更新または抽出要求を受信し、ビットマップ運営情報を扱い、ビットマップメモリを更新または抽出するビットマップマネージャ有限状態マシーンＢＭＦＳＭを含むことができる。例文帳に追加

The bitmap manager includes the bitmap memory for storing block confirmation of a frame received based on a bitmap, a bitmap operation information controller for storing a bitmap entry number and receiving bitmap operation information relevant to a physical address of the bitmap memory and a bitmap manager finite state machine BMFSM for receiving an update or extraction request to the received frame, handling the bitmap operation information and updating or extracting the bitmap memory. - 特許庁

それらの各々は、また、サブステージ出力値を供給するための出力を有しており、この出力値は、事前充電状態の間は非アクティブな値であり、受信した比較ビット対のいずれかが等しくないビットを有する場合には、評価状態の間アクティブな値であり、受信した全ての比較ビット対が等しいビットを有する場合には、評価状態の間非アクティブな値である。例文帳に追加

Furthermore, each of the comparators has an output for supplying a substage output value; the output value is inactive in a prechage state; when any of the received paired comparison bits has unequal bits, the output value is active in an evaluation state; and all the received paired comparison bits have equal bits, the output value is inactive in the evaluation state. - 特許庁

複数の入力ビットを記憶するために、ビットは、１つ又は複数のメモリセルの対応するプログラム状態に写像され、セルはその対応するプログラム状態にプログラムされる。例文帳に追加

To store a plurality of input bits, the bits are mapped to a corresponding programmed state of one or more memory cells and the cell(s) is/are programmed to that corresponding programmed state. - 特許庁

不揮発性半導体記憶装置１０００は、ワード線が非選択状態であってビット線を選択し、選択されたビット線上において過消去状態にあるセルのみを自己選択的に書戻しを行なう。例文帳に追加

A non-volatile semiconductor storage 1000 selects a bit line while a word line is not selected, and self-selectively rewrites only a cell in an over-erased state on the selected bit line. - 特許庁

プリチャージ回路３０によってメインビット線対をプリチャージした後に、全ての階層スイッチ４０をオフ状態にして、全てのサブビット線対を、所定のポーズ期間、フローティング状態にする。例文帳に追加

All hierarchical switches 40 are turned OFF after main bit line pairs are precharged by a precharge circuit 30, and all sub-bit line pairs are in a floating state for a predetermined pause period. - 特許庁

複数の冗長カラムのうち、使用される冗長カラムを選択した時にはそのビット線プリチャージ回路をオン状態に制御し、未使用の冗長カラムのビット線プリチャージ回路はオフ状態に制御する。例文帳に追加

When a redundant column to be used is selected out of plural redundant columns, the bit line pre-charge circuit is controlled to an on-state, bit line pre-charge circuits of redundant columns which are not yet used are controlled to an off-state. - 特許庁

上記の第３の状態にするかしないかにより、１ビットの情報が記録され、第１及び第２の状態にするかしないかにより、２ビットの情報が記録される。例文帳に追加

Information on one bit is recorded by making the memory into the third state or not, and information on two bits is recorded by making the memory into the first state or the second state or not. - 特許庁

書込電圧発生回路（２４）とビット線とを分離し、ビット線電圧をメモリセルの抵抗状態に応じた電圧レベルに設定した後、ワード線を非選択状態へ駆動する。例文帳に追加

The write voltage generation circuit 24 and the bit line are separated from each other, a bit line voltage is set to a voltage level according to the resistance state of the memory cell, and then the word line is driven to a nonselection state. - 特許庁

その後、ビット線を第１のビット線プリチャージ電位を与えられた状態からフローティング状態に切り替えた後、プレート線の電圧を第２のプレート線電圧からプレート線電圧に立ち上げる。例文帳に追加

Then, after the bit line is switched to a floating state from a state in which a first bit line pre-charge potential is applied, voltage of the plate line is raised from the second plate line voltage to the plate line voltage. - 特許庁

補正電圧を加算または減算する状態と、しない状態とで、Ａ／Ｄコンバータ７の出力ビットの変化の有無を電流補正回路１０が判別して、Ａ／Ｄコンバータ７の１ビットの分解能力を高くする。例文帳に追加

The current correction circuit 10 determines whether or not the output bits of the A/D converter 7 change depending on whether or not the correction voltage is added/subtracted and enhances the resolving power per bit of the converter 7. - 特許庁

受信機１５０においては、受信信号における、誤り検出ビットの状態を判定し、誤り検出ビットの状態に応じた情報を出力する。例文帳に追加

A receiver 150 determines a state of the error detection bit in a received signal and outputs information corresponding to the state of the error detection bit. - 特許庁

この第１の変換処理では、ユーザーデータのビットデータが、全て消去状態（論理値の"１"）のときに、変換処理後の誤り訂正符号のビットデータが、全て消去状態（論理値の"１"）になるような変換が行われる。例文帳に追加

In the first conversion processing, conversion is performed so that pieces of bit data of the error correction code after the conversion processing become all erasure state ("1" of a logical value) when pieces of bit data of the user data are all erasure state ("1" of the logical value). - 特許庁

上記ラッチ手段には、指定されたビットの状態を判定する手段(３８)を設け、ＡＬＵなどに読み出したりすることなく、所定のビットの状態を判定できるようにする。例文帳に追加

The latching means has a means (38) for determining the state of the specified bit, thus determining the state of a prescribed bit without reading out to an ALU, or the like. - 特許庁

位相ゲート操作で用いる四準位系(四状態系)は、量子ビットに利用する下二準位の状態｜０＞、｜１＞と補助的に利用する下準位の状態｜２＞と励起状態｜ｅ＞からなる三脚型の四準位系である。例文帳に追加

A four-level system (four-state system) used in a phase-gate operation is a tripod-shaped four-level system composed of two low-energy states |0> and |1> utilized for a quantum bit, a low-energy state |2> utilized supplementally, and an excited state |e>. - 特許庁

軟判定復号する場合には、冗長ビットの下位ｍビットの２^m 状態を表すトレリス線図に基づいて上位ｎビットの２^n 個の状態毎にブランチメトリック及びパスメトリックの演算を行って、演算を簡略化する。例文帳に追加

In executing soft decision decoding, on the basis of a trellis diagram, representing a 2^m state of m bits in a lower order of redundancy bits, arithmetic operation of branch metric or path metric is performed for each of 2^n states of upper n bits, thereby simplifying the calculation. - 特許庁

プロセッサ１２は、直近に実行されたスレッドを示すビットがビット列の末尾になるようにビット列をローテートし、ローテートされたビット列の先頭から順に、実行可能状態にあるスレッドに対応するビットを検索し、最も先に得たビットの番号を、次に実行するスレッドの番号として選出する。例文帳に追加

A processor 12 rotates the bit string so that the bit showing the thread executed most recently is located at the trail of the bit string, retrieves a bit corresponding to a thread laid in the executable state in order from the head of the rotated bit string, and selects the number of a bit obtained first as the number of a thread to be executed next. - 特許庁

署名の対象となった各ビットごとに、上記スワップテストにおいて、そのビットを署名した量子状態が受諾又は拒絶された確率を求め、その確率がそのビットの値に応じて定まる一定の範囲内にある場合には、そのビットを受理又は不受理する。例文帳に追加

For every bit to be signed in the above swap test, the probability is calculated that the quantum state to sign the bit is accepted or refused, when the probability is within a prescribed range determined according to the bit value, the bit is determined as acceptable or unacceptable. - 特許庁

供託者は、各ｍ個の量子ビット列にｍ個の副ビットｕ^iを対応させ、ｎ個の量子ビットに対して符号化基底Ｃ^iを採用して量子状態の測定を行い、その結果をｍ×ｎ個の量子ビット（証拠情報Ｆ）として被供託者に送る。例文帳に追加

The depositor makes the m sub-bits u^i correspond to respective m quantum bit strings, performs measurement of a quantum state by employing an encoding base C^i for n quantum bits, and transmits the result thereof to the deposition object person as m×n quantum bits (evidence information F). - 特許庁

或いは、スクリュービットに代えて環状ビットを用い、この環状ビットを、その径方向に２分割した２つの分割ビットを、水平面に対して所定角度に傾けた状態で、上記と同様の配置で取付けてもよい。例文帳に追加

Alternatively, an annular bit, which is used in place of the screw bit, can be mounted in such a manner that two split bits, which are split in two in a radial direction of the annular bit, are arranged as above in a state of being inclined at a prescribed angle with respect to a horizontal plane. - 特許庁

更に別の１ビット信号線路４３を敷設し、１号インバータ１１はこの別の１ビット信号の状態に対応して前記１２ビット信号をオン・オフさせると共に、オフ直前の１２ビット信号のデータを保持する機能を有する第２信号切り換え回路を備える。例文帳に追加

Furthermore, the No.1 inverter 11 is provided with a 1st bit signal line 43 and with a 2nd signal changeover circuit, that set/reset the 12-bit signal, corresponding to a state of other 1-bit signal and stores data of the 12-bit signal immediately before resetting. - 特許庁

組み合わせ回路モデルに対して生成したテストパターンに対して、可能な限り多くのドントケアビットを特定した後（Ｓ１２−４）、ドントケアビットに対して、テスト状態数および無効テスト状態数が削減されるように状態を再割当する（Ｓ１２−５）。例文帳に追加

After specifying don't-care-bits as much as possible in response to a test pattern generated in relation to a combination circuit model (S12-4), a condition is assigned again to reduce the number of test conditions and the number of invalid test conditions in relation to the don't-care-bits (S12-5). - 特許庁

外部アクセス用回路２５は、使用状態レジスタ２６を調べ、記憶容量に空きがあれば使用状態レジスタ２６の当該ビットを使用状態にするとともに、記憶装置レジスタ２３の当該ビットをコンピュータ１の表示に変更する。例文帳に追加

An external access circuit 25 checks a using state register 26, and when there is free storage capacity, turns the bits in the register 26 to a using state and the bits of a storage device register 23 are changed to the display of the computer 1. - 特許庁

プリチャージ動作時に、物理的に隣接する全てのビット線Ｂ０，Ｂ０Ｂ間に直列接続状態で設けられたイコライズトランジスタ１４３、１４４、１５３、１５４、１６３全てが導通状態となり、その結果、全てのビット線は導通状態となる。例文帳に追加

In pre-charge operation, all equalizing transistors 143, 144, 153, 154, 163 which are provided between all bit lines B0, B0B being physically adjacent in a series connection state are made a conduction state, consequently, all bit lines are made a conduction state. - 特許庁

半導体記憶装置は、ワード線１と、ワード線１と交差するように配置されたビット線２と、ワード線１とビット線２との各交差部に配置された絶縁膜３と、ワード線１の間及びビット線２の間を埋め込む層間絶縁膜と、ビット線１に接続され、低抵抗状態と高抵抗状態との間で遷移する抵抗変化材４とを備える。例文帳に追加

The semiconductor memory device includes word lines 1, bit lines 2 arranged so as to intersect with the word lines 1, an insulating film 3 arranged at each of intersections of the word lines 1 and the bit lines 2, an interlayer dielectric filling between the word lines 1 and between the bit lines 2, and a resistance varying material 4 connected to the bit lines 1 and shifted between a low resistance state and a high resistance state. - 特許庁

ビットラッチは、選択されたワード線に接続された対応するビット線上のメモリセルの閾値電圧より大きいか等しい選択されたワード線上のワード線電圧に応じて生成された対応するビット線上の信号に応じてビットラッチを第１状態から第２状態に変える回路(213−216)を含む。例文帳に追加

The bit latch includes circuits (213-215) changing the bit latch from the first state to the second state in accordance with a signal on a corresponding bit line generated in accordance with word line voltage on a selected word line being equal or larger than threshold voltage of a memory cell on a corresponding bit line connected to a selected word line. - 特許庁

アップ状態において、伝送レートが最大ビットレートに達したと判定された場合、ステップＳ２７において、状態はホールド状態に遷移され、ネットワークの輻輳が検知された場合、ステップＳ２８で、状態はダウン状態に遷移される。例文帳に追加

When it is discriminated that the transmission rate reaches the maximum bit rate in the up-state, the state is shifted to the holding state in a step S27 and, when the congestion of the network is detected, the state is shifted to the down-state in a step S28. - 特許庁

駆動回路２２は、書き換え動作の際、電圧を制御することにより、選択されたコントロールゲート１１に接続されているビットを、ディプレッション状態を含む低しきい値電圧状態にする第１制御と、ビット毎に所望のエンハンスメント状態の低しきい値電圧状態、又は高しきい値電圧状態に設定する第２制御と、を行う。例文帳に追加

The driving circuit 22 performs a first control which changes a bit connected to the selected control gate 11 into a low threshold voltage state involving a depression state, or a second control which sets bit by bit a low threshold voltage state or high threshold voltage state of a requested enhancement state by controlling the voltage in rewriting operation. - 特許庁

通知情報設定手段１３は、過去のバッファ状態値の状態情報と、現在のバッファ状態値との大小関係を比較してビット単位の通知情報を設定する。例文帳に追加

A notice information setting means 13 compares a large or small relation between state information of a past buffer state value and a present buffer state value to set notice information in bit unit. - 特許庁

抜け止め部材１５１は、工具ビット１１９がツールホルダ１３７から抜け出ることを規制する抜け止め状態と、抜け止めを解除する抜け止め解除状態との間で、回動動作によって状態の切り替えが可能とされる。例文帳に追加

The anti-come-off member 151 can be changed over between an anti-come-off condition of restricting the come-off of the tool bit 119 from the tool holder 137 and an anti-come-off cancelling condition of cancelling the anti-come-off, with its rotating operation. - 特許庁

同時に、第２セルに連結されたビット線ＢＬ２には第３電圧Ｖｄを印加してＰＶ１状態より高く、ＰＶ３状態より低いしきい電圧の分布を有するＰＶ２状態となるようにプログラムする。例文帳に追加

Simultaneously, a third voltage Vd is applied to the bit line BL2 connected to the second cell to perform programming so as to be the PV2 state having the distributions of the threshold voltages higher than the PV1 state and lower than the PV3 state. - 特許庁

結合状態及び非結合状態にある第一及び第二導電性経路の組合わせが基準シグナチャワードのビット状態を与え、メモリ構成体へのアドレスデータを与え且つ結果的シグナチャワードを発生する。例文帳に追加

A combination of the first and second conductive paths in the connected condition and the non-connected condition gives the bit condition of a standard signature word, and gives an address data to a memory construct and generates a consequential signature word. - 特許庁

省電力状態であることを確認するためのビットパターン／パケットを定義し、制御装置側では定期的あるいは起動時に前記ビットパターン／パケットを送信し、機器側では省電力状態で前記ビットパターン／パケットを受信した場合は省電力状態を維持したまま応答を返す。例文帳に追加

A bit pattern/packet for confirming that the equipment is at the power saving state is defined, the bit pattern/packet is transmitted periodically or at starting on the controller side and a response is returned while maintaining the power saving state when the bit pattern/packet is received at the power saving state on the equipment side. - 特許庁

医用画像データ変換装置１は、１画素分の複数ビットのうちの一部である有効ビットを使用して医用画像の１画素の状態を表すとともに、前記有効ビットとは異なる一部の余剰ビットを使用して前記医用画像以外の情報を表すとともに、余剰ビットの有意性を表す有意性情報を含む医用画像データを対象としてデータ変換を行う。例文帳に追加

The device for converting medical image data 1 carries out data conversion on medical image data which expresses a state of one pixel of a medical image using effective bits, which are part of a plurality of bits for one pixel, expresses information other than the medical image using redundant bits, which are different part from that of the effective bits, and includes significant information showing the significance of the redundant bits. - 特許庁

注目画素の位置がノイズを多重化する位置にあると判定した場合、注目画素を構成するビット構成のうち、第１のビット領域の状態に基づき、ノイズを多重化する第２のビット領域を特定し（Ｓ１１０）、特定された注目画素の、第２のビット領域に対して可逆的にビット情報を変更する（Ｓ１１２、Ｓ１１４）。例文帳に追加

When it is determined that the pixel of interest is a the position where noise is to be multiplexed, a second bit region for multiplexing noise is specified among bit construction forming the pixel of interest on the basis of a state of a first bit region (S110), and bit information is reversibly changed for the second bit region of the specified pixel of interest (S112, S114). - 特許庁

マルチキャリアの各々における多重ビット数を通信回線の状態に応じ決定してデータ伝送をなすマルチキャリア伝送方式のＡＤＳＬ加入者側伝送装置２において、ビットマップ生成回路６で決定された各々のキャリアにおける多重ビット数を、ビットマップ補正回路７において、隣接キャリアの多重ビット数を参照して補正する。例文帳に追加

In a multicarrier transmission type ADSL subscriber side transmission device 2 which performs data transmission by determining the numbers of multiple bits of respective carriers of a multicarrier signal according to the state of a communication line, a bit map correcting circuit 7 corrects the numbers of multiple bits of the respective carriers determined by a bit map generating circuit 6 by referring to the number of multiple bits of adjacent carriers. - 特許庁