「状態ビット」に関連した英語例文の一覧と使い方(16ページ目) - Weblio英語例文検索

中間状態の印刷情報の生成に際して、圧縮方式の決定に必要な判別情報を収集し、収集した判別情報に基づいて、所望とする圧縮方式を選択し、記憶されたビットマップデータに対して、選択した圧縮方式を用いて圧縮処理を行う。例文帳に追加

In the case of generating the printing information of an intermediate state, discrimination information necessary for the determination of a compression system is collected, a required compression system is selected on the basis of the collected discrimination information and the compression processing of stored bit map data is performed by using the selected compression system. - 特許庁

デジタル変復調送受信装置の信号状態の測定・監視において、ビット誤り率、ブロック誤り率、受信信号レベル、遅延プロファイル、受信ＩＱコンスタレーション等のベースバンド信号の測定・監視・表示が可能な信号モニタ表示装置を提供する。例文帳に追加

To provide a signal monitor display device that can attain measurement/supervision/display of a base band signal with states such as a bit error rate, a block error rate, a reception signal level, a delay profile and a reception IQ constellation in the measurement and supervision of the signal states by a digital modulation-demodulation receiver. - 特許庁

映像信号をＳＦ指定データに変換してメモリーに記憶する一方、記憶したＳＦ指定データに基づき、１６個のサブフィールドｓｆ１〜ｓｆ１６のそれぞれにおいて画素の表示状態を指定するＳＦビットを出力する。例文帳に追加

A video signal is converted into SF-designated data to be stored in a memory, and an SF bit designating a display state of a pixel in each of the sixteen sub-fields sf1 to sf16 is output on the basis of the stored SF-designated data. - 特許庁

変調光信号のキャリアのビット間位相状態を検知できる光位相検知装置と、キャリアの位相検知情報に基づいてキャリア位相を制御するキャリア位相を制御する光位相制御装置及び光送信装置を提供する。例文帳に追加

To provide an optical phase detection apparatus capable of detecting an inter-bit phase state of a carrier of a modulation optical signal, an optical phase control apparatus for controlling a carrier phase on the basis of phase detection information of the carrier, and an optical transmission apparatus. - 特許庁

ビット線（ＢＬ，ＢＬＺ）と増幅回路の入力端子（ＳＡ，ＳＡＺ）とがＣＭＯＳスイッチ回路によって接続された状態で制御信号ＥＮＮがハイレベルになると、増幅回路において読み出し信号の増幅が開始されるとともに、その増幅された信号が保持される。例文帳に追加

When a control signal ENN reaches a high level under the condition that bit lines (BL, BLZ) and the input terminals (SA, SAZ) of an amplifier circuit are connected by a CMOS switch circuit, the amplifier circuit starts amplifying the readout signal, and the amplified signal is stored. - 特許庁

さもなければ１つ以上の過剰ビットを記憶または処理するために使用される、浮動小数点プロセッサ中の１つ以上のコンポーネントから、電力を取り除くことができ、浮動小数点演算は、１つ以上のコンポーネントから電力を取り除いた状態で実行される。例文帳に追加

Power may be removed from one or more components in the floating-point processor used otherwise to store or process the one or more excess bits, and the floating-point operation is performed with power removed from the one or more components. - 特許庁

シフトさせたデータの上位Ｑビットおよび別途入力される係数データを、乗算器１９で乗算し、乗算結果レジスタ２３およびシフト結果レジスタ２１を介して、その乗算結果およびデータのシフト状態を示すフラグデータを出力する。例文帳に追加

Higher Q bits of the shift data and separately inputted factor data are multiplied by a multiplier 19, and the multiplying result and flag data for indicating a data shift state are outputted via a multiplying a result register 23 and a shift result register 21. - 特許庁

２次元変調されたページデータの２次元再生信号をビタビ復号するビタビ復号装置において、トレリス状態の遷移を表すビットパターンにおける２次元変調のパターンの有無を考慮に入れたビタビ復号を行い、エラーレートを低減する。例文帳に追加

To reduce an error rate by performing a viterbi decoding in the consideration of the existence of a pattern of a two-dimensional modulation in a bit pattern indicating the transition of a trellis state in a viterbi decoding device for viterbi-decoding a two dimensional reproduced signal of two-dimensionally modulated page data. - 特許庁

このアタッチメントは、ヘキサロビュラ型ネジ１５が自由状態の間は、磁石の磁力によってネジをドライバービットと係合させて保持でき、シンプルな構造であるので、小型化でき、狭い場所のネジ締結を可能にする。例文帳に追加

This attachment engages a screw with the driver bit and holds the same by the magnetic force of the magnet while the hexalobular type screw 15 is in the free state, and has a simple structure, so that it can be reduced in size so as to enable screw fastening in a narrow place. - 特許庁

プログラマブル表示器２は、グループ化されたオブジェクトを含む画面を表示するとき、ＰＬＣ３の内部メモリにおけるグループアドレスに該当するアドレスの内容（ビットやワード）が変化すると、それに応じて、グループ化された各オブジェクトの表示状態を一斉に変化させる。例文帳に追加

When the contents (bit or word) at the address corresponding to the group address in an internal memory of a PLC 3 change in displaying the screen including the grouped objects, the programmable display unit 2 changes the display state of each of the grouped objects all at once. - 特許庁

高ビットレートの映像データを分割して複数の無線伝送路（チャンネル）を介して伝送するデータ伝送システムであって、チャンネル毎の通信状態を監視することで分割データが正常に伝送され復元されるようにしたデータ伝送システムを提供する。例文帳に追加

To provide a data transmission system which transmits an image data having high bit rate, by dividing it through a plurality of radio transmission lines (channel) and transmits and restores the divided data normally, by monitoring a communication state each channel. - 特許庁

フラッシュメモリ素子の読出し方法は、多数のビットラインを介してメモリセルアレイに連結された複数のページバッファを少なくとも２つのグループに分割し、ページバッファをグループ単位で順次時点をずらして駆動し、各セルの記憶状態を読み出す。例文帳に追加

A method of reading a flash memory device divides a plurality of page buffers connected to a memory cell array through a lot of bit lines into at least two groups, sequentially shifts a point in time to drive the page buffers on a group unit and reads the storage status of each cell. - 特許庁

スイッチ２００では、ポートＤ，Ｅが、リンクα，βを介して、スイッチ１００から送信された制御フレーム信号を受信して、その制御フレーム信号に含まれるＳｙｎｃビット０を受信すると、ポートＤ，Ｅは、動作状態を「集約中」から「集約待ち」に遷移する。例文帳に追加

When ports D, E receive the control frame signal transmitted from the switch 100 via the links α, β at a switch 200, and also, receive the Sync bit 0 included in the control frame signal, the ports D, E transit the operating state from "during aggregation" to "aggregation waiting". - 特許庁

従来のＡ／Ｄ変換回路に代わる構成として、２つの異なる状態を示す比較信号をチャンネル毎に出力するゼロクロスコンパレータ９５を備え、また、従来の積算回路に代わる構成として、１ビットのデジタルデータをチャンネル毎に積算する積算部７７を備えている。例文帳に追加

The radar apparatus for vehicle is provided with a zero-cross comparator 95 for outputting comparison signals indicating two different states for every channel as a configuration to replace a conventional A/D conversion circuit and an integration part 77 for integrating one-bit digital data for every channel as a configuration to replace a conventional integration circuit. - 特許庁

ユーザプログラムの開発時に、製品チップに搭載される周辺リソースに対応する周辺回路制御レジスタ２４のビットをセット状態に予め設定することで、エバチップの機能仕様を製品チップと等価にすることができ、誤ったユーザプログラムの開発を防止できる。例文帳に追加

During the development of a user program, the bits in the peripheral circuit control register 24 that correspond to the peripheral resources mounted in a product chip are preset whereby an evaluation chip can be made to have functional specifications equivalent to those of the product chip so as to prevent the user program from being developed in the wrong way. - 特許庁

その後の読み出しにおいてワード線３０を活性化する際、ビット線対３１，３２は電源電圧よりも低い中間電位となった状態のため、アクセストランジスタ１１，２１の電流駆動能力が見かけの上で下がり、メモリセル１０のスタティックノイズマージンが大きくなる。例文帳に追加

When activating a word line 30 in afterward reading, since the bit line pair 31, 32 are put in a state that the potentials become an intermediate voltage lower than the power source voltage, the current driving capability of the access transistors 11, 21 are virtually reduced and a static noise margin of a memory cell 10 increases. - 特許庁

利用者２００では、受信した量子現金の各エンタングルド組に対し、ビット反転と位相反転の少なくとも一方を合計偶数回施し、この処理を施した量子現状態と、額面情報とを、量子現金として小売店３００に送信する。例文帳に追加

The user 200 applies at least either bit inversion or phase inversion to each of the entangled sets of the received quantum cash an even number of times in total, and transmits the quantum cash state to which such processing is applied and the face value information as quantum cash to a retailing store 300. - 特許庁

内部当選があり、左リール３５０Ａの停止状態で、ダブルテンパイする可能性がある場合に、単一のビットデータを用いることでメモリ量の消費量を軽減することができ、かつ、ダブルテンパイするように滑り制御を実行することができる。例文帳に追加

When internally winning and having a possibility of getting double Tenpai (next-to-win state) with the left reel 350A stopped, this game machine can reduce the consumption of the memory by using single bit data and execute the slip control for producing the double Tenpai. - 特許庁

トランスファゲート４は、データセンス時は、低レベル側ビット線の遷移が一定レベルで抑えられるような第１の転送制御電位Ｖ１１により駆動され、リストア時は第２の転送制御電位Ｖ１２（＜Ｖ１１）により高コンダクタンス状態に駆動される。例文帳に追加

The transfer gate 4 is driven by a first transmission control potential 11 so that the transition of a low-level-side bit line can be suppressed at a constant level on data sensing and is driven in a high-conductance state by second transmission control potential V12 (<V11) on restoring. - 特許庁

ナットとセットになってワークをコンクリート壁に取付けるためのねじ込み式アンカーにおいて、ドライバビットの取外し時やナットの緩め時にこれらとともに緩むことがなく、施工場所にしっかりと固定された状態を保持できるようにする。例文帳に追加

To provide a screw anchor for fitting a work into a concrete wall with a set of nut which does not get loose when demounting a driver bit or loosening the nut and can be securely fixed to the execution position in a retained condition. - 特許庁

データ取得判定部１２ｂは、通信処理部１１ｃが、ＰＬＣ３からの所定のデバイス４のデータの読み込みが完了すると、作業メモリ１４における状態監視領域１４ｂに設けられた読込完了監視ビットをＯＮに書き替える。例文帳に追加

When a communication processing part 11c completes reading data of a predetermined device 4 from a PLC 3, a data acquisition decision part 12b rewrites reading completion monitor bits set in a state monitor region 14b in an operation memory 14 to ON. - 特許庁

インバンド信号挿入／分岐ブロック２２は受信側において、マーク１１３ではさまれた部分を通常のパケット１１２のデータのビット列から抜き取り、通常のパケット１１２を挿入のなかった元の状態のデータ列に再生する。例文帳に追加

The inband signal insertion/branching block 22 extracts a part held by the marks 113 from a bit string of data of the regular packet 112 and restores the regular packet 112 to a data string at an original state without insertion on the receiving side. - 特許庁

第２の状態遷移部は、クロックの立ち上がりに対応して、３ビット信号Ｎ１３４〜Ｎ１３６を、データ１１３の値で決まる方向に遷移し、クロックでホールドして反転した結果を第１のラッチ出力Ｎ１５４〜Ｎ１５６へ出力する。例文帳に追加

A second state transition section shifts 3-bit signals N134 to N136 in a direction depending on a value of data 113 in response to the leading of the clock, and outputs the signal subjected to holding and inversion by using the clock to first latch outputs N154 to N156. - 特許庁

セルの良否判別時には、全セルを高抵抗状態にセットし、参照電圧発生器６２は前記平均値の105％の電圧を出力し、判別器61は、読み出し時のビット線電位がこの電位より高い場合はそのセルを不良と判定する。例文帳に追加

In judging the normal/defective state of cells, all cells are set in the high resistance state, the reference voltage generator 62 outputs voltage of 105% of the average value, the discriminator 61 discriminates the cell as defect when the bit line potential at the time of read is higher than this potential. - 特許庁

同検出した受信レベルが基準レベル以下であり、ビットエラー率が基準値を超え、且つ、その状態が所定時間持続（第１のタイマ部41）した場合にはその移動局は中継通信モードから専用周波数f4使用の直接通信モードへ切り換える。例文帳に追加

When the detected reception level is a reference level or below, the bit error rate exceeds a reference value and the state is consecutive for a prescribed time (1st timer section 41), the mobile station selects a direct communication mode using an exclusive frequency f4 from a relay communication mode. - 特許庁

半導体記憶装置にストレスを印加するのに先立ち、複数のメモリセルを活性化する一方、複数のセンスアンプは非活性状態を維持し、グローバル入出力線ＧＩＯＢ＜０＞〜＜７＞、ＧＩＯＴ＜０＞〜＜７＞を利用して各ビット線に個別に充電を行う。例文帳に追加

Before stress is applied to a semiconductor storage device, a plurality of sense amplifiers are kept inactive while a plurality of memory cells are activated, and each bit line is individually charged using global input/output lines GIOB<0> to <7> and GIOT<0> to <7>. - 特許庁

配信装置１と携帯電話機６との間の通信状態が良好な場合は、携帯電話機６と配信装置１のパケット交換呼部３２との間にパケット交換呼を確立して高ビットレートのストリームデータを配信する。例文帳に追加

When the communication state between the distribution unit 1 and the mobile telephone terminal 6 is satisfactory, a packet switch call is established between the mobile telephone terminal 6 and a packet switch call 32 provided in the distribution unit 1, so as to distribute a stream data of high bit rate. - 特許庁

ビタビ復号装置２１は、２次元変調されたページデータの２次元再生信号における復号対象行を含む複数行についてのトレリス状態の遷移に基づきパスメトリックを計算することによりビタビ復号する２次元ビタビ復号回路５を備え、２次元ビタビ復号回路５が上記復号対象行を含む複数行についてのトレリス状態の遷移を表すビットパターンと、上記２次元変調のパターンとに基づいて、当該トレリス状態の遷移を除去してビタビ復号する。例文帳に追加

The viterbi decoding device 21 is provided with a two-dimensional viterbi decoding circuit 5 which performs viterbi-decodings by calculating path metric based on transition of a trellis state about a plurality of rows including decoding object rows in a two-dimensional reproduced signal of page data being two-dimensionally modulated. - 特許庁

メモリセル１のアンチヒューズ素子ＡＮＴＦＵＳＥ１に情報を書き込む前に、プリチャージ制御回路２、ビット線ドライバＤＲＢＬ、ワード線ドライバＤＲＷＬ、マルチプレクサＭＵＸ１、及びマルチプレクサＭＵＸ２により、アンチヒューズ素子ＡＮＴＦＵＳＥ１がプリチャージ状態に設定される。例文帳に追加

Before any information is written in the antifuse element ANTFUSE1 of the memory cell 1, the antifuse element ANTFUSE1 is set in a precharge state by the precharge control circuit 2, the bit line driver DRBL, the word line driver DRWL, the multiplexer MUX1, and the multiplexer MUX2. - 特許庁

ギガビットイーサネット信号を伝送する冗長系の光伝送システムに、イーサネット規格に準拠したオートネゴシエーション機能を有するネットワーク機器及びオートネゴシエーション機能を有するトランスポンダを適用し、光信号経路の障害発生時にネットワーク機器間で生じる回線遮断状態を確実に復旧させる信頼性の高いネットワークを提供する。例文帳に追加

To provide a reliable network in which a network device having an autonegotiation function complying with an Ethernet standard and a transponder having an autonegotiation function are applied to an optical transmission system in a redundancy system, that transmits a gigabit Ethernet signal, to reliably bring a line breaking status caused between network devices in case of trouble of an optical signal path back into the normal status. - 特許庁

書き込み回路は、書き込みパルスのパルス幅を複数の区間に分割して各区間で異なる目標しきい値レベルへの書き込み用電圧となるようにパルス高さを切り替えると共に、各目標しきい値レベルへの書き込みが行われるメモリセルが接続されたビット線を各目標しきい値レベルへの印加期間に同期させて書き込み可能な選択状態とすることを特徴とする。例文帳に追加

The writing circuit divides the pulse width of the writing pulse into a plurality of sections to change the pulse height among the sections to provide voltages for writing to different target threshold levels, and brings the bit line connected with the memory cell in which writing to the respective target threshold levels is performed, into a writable selected state by synchronizing it with the applying period to the respective target threshold level. - 特許庁

遊技制御の実行が開始されるときには、乱数値レジスタから数値データを読み出して、乱数ラッチフラグデータＲＤＦＭ０や乱数ラッチフラグデータＲＤＦＭ１のビット値を“１”から“０”へと変化させることなどにより、対応する乱数ラッチフラグをオフ状態に設定する（ステップＳ１２０〜ステップＳ１２３など）。例文帳に追加

When the execution of game control is to be started, the game machine reads the numerical data from the random number value register and varies the bit value of random number latch flag data RDFM0 and random number latch flag data RDFM1 from "1" to "0" to set a corresponding random number latch flag to the off condition (e.g., Step S120 to Step S123). - 特許庁

主制御ＭＰＵ４１００ａは、特別図柄・フラグ設定処理で大当り遊技状態を発生させるか否かの判定結果に基づいて大当り図柄用割り振り範囲又ははずれ図柄用割り振り範囲のうちいずれかの値に対して、３つのビット演算を実行して導出表示するための図柄の表示態様を重複することなく決定（生成）することができる。例文帳に追加

A main control MPU 4100a is capable of determining (generating) the display forms of the symbols to be derived and displayed without overlapping by executing three bit operations to the value of an allocation range for big winning symbols or an allocation range for losing symbols on the basis of the result of determining whether to generate a big winning game state in special symbol/flag setting processing. - 特許庁

主記憶領域の割当て要求に対し順次異なるブロックを指定して割当てを行う主記憶管理部は，要求に応じて指定されたブロックに対応する管理テーブルを検索して，使用可能なページ位置と，必要ページ数分の領域を獲得して，該当する管理テーブルのぺージの各ビットの状態を更新するよう構成する。例文帳に追加

A main storage management part which specifies and allocates different blocks in order at requests for the allocation of the mains storage area retrieves a management table corresponding to a specified block at a request to obtain a usable page position and areas for a necessary number of pages, and updates the states of each bit of the pages in the corresponding management table. - 特許庁

このとき、１ビットの情報語を表現する符号化則として最小符号間距離が１を越える符号化則によって決まる状態遷移に基づいた最尤復号によって情報語を復号することで、アドレス情報等の検出精度を高め、外乱が発生した条件のもとでもより安定に記録等の動作ができるようにする。例文帳に追加

In this case, as an encoding rule for representing a 1-bit information word, by decoding the information word by viterbi decoding based on a state transition decided by an encoding rule where a minimum intercode distance exceeds 1, the detection accuracy of address information or the like is increased, and a recording operation or the like is more stably performed under conditions where external disturbances occur. - 特許庁

基地局と端末の間の伝搬路の状態に応じて、受信成功通知信号の受信成功確率に応じてシンボルあたりに付加するビット数を最適にする（制御１）と、バースト信号の分割送信処理を行う（制御２）の切り替えを適切に行う無線バースト信号伝送システムを提供する。例文帳に追加

To provide a wireless burst signal transmission system in which switching is made appropriately between (control 1) for optimizing the number of bits being added per symbol depending on reception success probability of a reception success notification signal and (control 2) for performing split transmission control of a burst signal, depending on the state of a propagation path between a base station and a terminal. - 特許庁

払出制御用マイクロコンピュータは、所定のエラー（例えば、賞球エラー、満タンエラー、球切れエラー）が発生して賞球払出が不可能な状態のときに、賞球払出の準備中である旨を示すデータを、受信ＡＣＫ信号の所定ビットを異ならせることにより設定し、当該設定がなされた受信ＡＣＫ信号を送信する。例文帳に追加

When a prescribed error (for example, prize ball error, full tank error or ball exhaustion error) occurs to disable the putting out of prize balls, the microcomputer for putout control sets a data indicating the ongoing preparation for putting out the prize balls by changing the prescribed bit of the reception ACK signal and transmits the reception ACK signal set. - 特許庁

生じた孔曲がり１２ａの曲がり方向とは反対側に、スリット１６が形成された領域を配置した状態で、推進ガイドパイプ１３を穿孔された孔１２に挿入して、掘削ビット１４を孔曲がり１２ａの曲がり方向と反対側に向けて掘削させることにより、孔曲がりを修正する。例文帳に追加

A hole bending is corrected by inserting the propulsion guide pipe 13 into the drilled pipe 12, while arranging a region on which the slits 16 are formed on a side opposite to the bending direction of the occurred hole bending 12a, and drilling while directing the drilling bit 14 toward the side opposite to the bending direction of the hole bending 12a. - 特許庁

差動作用により変速機構として機能する差動機構を備える車両用駆動装置において、車両進行方向とは反対方向となる走行状態とするように操作装置が操作された場合に実行されるシフトインヒビット制御の作動時の制御性が向上する車両用駆動装置の制御装置を提供する。例文帳に追加

To provide a control device of a driving device for a vehicle capable of improving the controllability in operation, of shift inhibition control executed in a case when an operating device is operated to achieve a traveling state in the direction opposite to the vehicle advancing direction, in a driving device for a vehicle comprising a differential mechanism functioned as a transmission mechanism by differential action. - 特許庁

増幅型クロスポイントメモリとしての半導体記憶装置において、共通ノード電極ＮＥを適時グランドにショートさせるリセットスイッチＴｒｓｔを設置し、さらにメモリユニットＭＵからのデータ読出時には、共通ノード電極ＮＥはビット線ＢＬから切り離されたままの状態に保ち、リセットスイッチＴｒｓｔをオンからオフに、そしてオフからオンに遷移させる。例文帳に追加

In the semiconductor memory device being an amplification type cross point memory, a reset switch Trst short-circuiting a common node electrode NE to ground any time is provided, the common node electrode NE is kept in a state of being separated from a bit line BL, the reset switch Trst is transited from on to off and from off to on. - 特許庁

ＣＰＵ１１は、ノード１０ｂのリセットに伴いビジー端子１２に生ずるハイインピーダンス状態をプルアップ抵抗１０ｆ及びＨＳビットライン１０ｅを介し５０ｍｓの間認識したときノード１０ｂのリセットと判定し、ノード１０ｂとの間のパラレルデータの送受信に必要な同期化処理を行う。例文帳に追加

The CPU 11 determines the reset of the node 10b when a high impedance condition generated in the terminal 12 accompanied by the reset of the node 10b is recognized for 50 ms via the resistance 10f and the bit line 10e, and conducts synchronization processing required for the transmission and reception of parallel data to the node 10b. - 特許庁

カム状ビット３１は、ベースブロック１０に対してハンドルブロック２０を直線的にフルストローク操作することによってリンク４０を介して薄姿勢から厚姿勢に変態してクランプ式コネクタ部のバネ片を所定方向と反対の方向に変形すべく押圧することでバネ片による保持を解除すると共に、この解除状態を維持する。例文帳に追加

The cam-like bit 31 is metamorphosed from the thin posture into the thick posture via the link 40 by full-stroke operating the handle block 20 against the base block 10 in the straight line, and releases retention by a spring piece and maintains this release state by pressing the spring piece of a clamp type connector part so as to be deformed in the opposite direction to a prescribed direction. - 特許庁

アプリケーションやメモリ状況に応じてメモリセルのビット信頼性を動的に変化させることができ、動作の安定性を確保して低消費電力化および高信頼性化を実現できる半導体メモリにおいて、高信頼モードの書込み動作時に懸念される、ハーフセレクト状態のメモリセルペアにおけるデータ破壊を防止するセル配置を提供する。例文帳に追加

To provide cell arrangement in which data destruction in a memory cell pair of a half-select state, which is concern during write operation of a high reliability mode, is prevented, in a semiconductor memory in which bit reliability of a memory cell can be changed dynamically in accordance with an application and a memory status, stability of operation is secured, and low power consumption and high reliability can be achieved. - 特許庁

被写体を撮像して画像のデータを生成する撮像素子と、前記撮像素子の出力に対してＡ／Ｄ変換を行うＡ／Ｄ変換部と、撮像時の動作シーケンスの状態に応じて、前記Ａ／Ｄ変換部から出力されたディジタルデータのビット数を切り替えて出力する切替部と、を備えることを特徴とする撮像装置。例文帳に追加

The present invention relates to an imaging apparatus comprising: an imaging element which images an object to produce data of an image; an A/D conversion section for performing A/D conversion upon output of the imaging element; and a switching section which switches and outputs the number of bits of digital data outputted from the A/D conversion section in accordance with the status of an operation sequence during imaging. - 特許庁

少なくとも１つ以上のシフトレジスタを集積した状態でクロック周期に従ってゲート駆動パルスをゲートライン方向に位相偏移させてリセット信号を使用する薄膜トランジスタ液晶表示装置において、前記シフトレジスタの最後の段にダミー機能を有する１ビットシフトレジスタをもう１つさらに集積して形成する。例文帳に追加

In the thin film transistor liquid crystal display device which uses a reset signal by shifting the phase of gate driving pulses in a gate line direction according to clock cycles while at least one or more shift registers are integrated, one more 1-bit shift register with a dummy function is stacked and formed at the final stage of the shift registers. - 特許庁