「状態ビット」に関連した英語例文の一覧と使い方(13ページ目) - Weblio英語例文検索

コードワードの前にある接頭語ビットの状態は、コードワードが、辞書に記憶される普通記号であるか、または記号もしくは記号のストリングのインデックスであるかを示す。例文帳に追加

The state of a prefix bit preceding a code word indicates whether the code word is a plain symbol or an index of a symbol or string of symbols stored in the dictionary. - 特許庁

このような分極状態の読み取りは、記録／読み取りヘッド４０を利用して検出でき、強誘電体ナノドット３２からなる１ビット領域の記録データを読み取ることが可能である。例文帳に追加

The reading of such a polarization can be detected by utilizing the recording/reading head 40, and recording data in one bit region comprising the ferroelectric nanodots 32 can be read. - 特許庁

選択されたワード線にプログラム電圧を印加し、第３セルに連結されたビット線ＢＬ３には第１電圧（例えば０Ｖ）を印加して第３セルをＰＶ３状態にプログラムする。例文帳に追加

A program voltage is applied to the selected word lines and a first voltage is applied to the bit line BL3 connected to the third cell to program the third cell to the PV3 state. - 特許庁

該データ変換診断ビットは、変換サイクルが完了されていない場合又はデジタル出力データの読取が行われていない場合には同一の論理状態に留まる。例文帳に追加

The data conversion diagnostic bit remains in the same logic state, when no conversion cycle has been completed or when no reading of the digital output data has been carried out. - 特許庁

この熱線１２に通電することにより、ＦＲＰ製埋設物１０は、ＦＲＰの樹脂が切断された状態となって強度が低下するため、シールド機のカッタビットで容易に切削できる。例文帳に追加

Since the buried article made of FRPs is brought to the state, in which the FRP resin is cut, by conducting electricity through the heating coil 12 and strength is lowered, the buried article can be cut easily by the cutter bit for the shield machine. - 特許庁

導電層１８の昇圧電圧を非選択メモリセルに伝達し、かつ選択メモリセルとビット線間のメモリセルが消去状態の負のしきい値電圧を有するので、昇圧電圧の伝達を高速に実現できる。例文帳に追加

The boosting voltage of the conductive layer 18 is applied to a non-selective memory cell, and as the memory cell located between the selective memory cell and the bit line has a negative threshold voltage in erasing state, the high-speed transmission of boosting voltage can be accomplished. - 特許庁

この状態で光源から光を照射しつつ、各微小開口２毎に設けられた蓋３を、記録しようとする情報のビットパターンに応じて適宜開閉駆動することにより、記録媒体５に情報を書き込む。例文帳に追加

In this state, information is written in the recording medium by driving to properly open or close a lid 3 disposed on each minute aperture 2 according to the bit pattern of the information to be recorded while the array plate is irradiated with light from a light source. - 特許庁

さらに、ＳＣ処理オン・オフ判定部７０がＳＣに対する処理により破綻が起きうるバッファの状態を監視し、破綻の危険性が高まれば発生ビット量が増加するＳＣ処理をオフにする。例文帳に追加

In addition, an SC process on/off judgment unit 70 monitors a condition of each buffer, where a breakdown can occur by the process on the SC, and if the danger of breakdown increases, the SC process is turned off which increases the generating bit amount. - 特許庁

逆ＣＲＣ回路１９内の各フリップフロップＤ１’〜Ｄ３’には、ビタビ復号によって得られたＣＲＣパリティビットを初期状態として設定する。例文帳に追加

CRC parity bits obtained by Viterbi decoding are set to each of flip-flop circuits D1'-D3' in the inverse CRC circuit 19 as a default. - 特許庁

ＬＶＤＳ伝送部１１０のＬＶＤＳドライバでは、転送レートがＴ0／１２のチャンネルを１つ用いた状態で、１４ＭＨｚ×２４のビットデータを伝送する。例文帳に追加

An LVDS driver of the LVDS transmission section transmits 14 MHz×24 bit data in a state of using a single channel with transmission rate of T0/12. - 特許庁

フラッシュメモリ装置は、ワードライン及びビットラインが元来の状態にリカバリーされるときまで待たず、データが感知されるとすぐ感知結果を直ちに出力する。例文帳に追加

The flash memory device outputs the sensing result once the data is sensed, without waiting for the recovery of the word line and the bit line to the original state. - 特許庁

イレース時にはワードラインを接地し、基板に約１３ないし１８Ｖを印加したり、選択されたワードラインに約−８Ｖを印加し、基板に約６Ｖを印加し、ビットライン及びソースラインをフローティング状態とする。例文帳に追加

The word line is earthed at the time of erasing, or about 13 to 18 V is applied to a substrate, about -8 V is applied to the selected word line and about 6 V is applied to the substrate to allow the bit line and a source line to be floating. - 特許庁

磁気エレメント（１０；１０’；５０；５０’；８０）は、複数の薄膜層を含み、ビット端静磁気反磁界が構造の全正結合を相殺することにより、ゼロ外部磁界において二重磁気状態を得る。例文帳に追加

Magnetic elements (10;10';50;50';80) comprise a plurality of thin film layers, and a bit-end electromagnetic anti-magnetic field offsets the total positive coupling of a structure to provide a duplicate magnetic state in the zero external magnetic field. - 特許庁

出力選択部２２は、各モードの誤り状態を示す信号を入力し、２モードによる情報ビット列の一方を選択して、出力データとする。例文帳に追加

In an output selection section 22, a signal indicating an error state of each mode is input and one of information bit strings by the two modes is selected to output the data. - 特許庁

そこで、何れかのトランスファゲート２２１・２２３が導通状態になって、データの書き込みや読み出しの行われるデータビットセル群２０１ａ〜２０１ｃが選択される。例文帳に追加

Consequently, any one of transfer gate 221/223 become conducive to select data cell groups 201a to 201c for writing/reading data. - 特許庁

使用状態レジスタ１６は、記憶装置レジスタ１３の各ビットと対応し、外部記憶装置１２の定められた記憶領域ごとに、記憶領域が使用済みであるか、未使用であるかの別を保持する。例文帳に追加

A using state register 16 corresponds to individual bits of the register 13 and stores information as to whether each determined storage area in the device 12 has been used or not in each storage area. - 特許庁

したがって、書込み用セレクトトランジスタ対ＷＴＰ１１がＯＮになると、ほとんど同時に、記憶用トランジスタＭＴ１，ＭＴ２は、ビットライン対ＢＬＰ１の電圧に応じたＯＮ／ＯＦＦ状態に切換わる。例文帳に追加

Therefore, when the pair of selecting transistor WTP11 for write-in is turned on, at the almost same time, the transistors MT1, MT2 for memory are switched to an ON/OFF state in accordance with voltage of the pair of bit line BLP1. - 特許庁

音響信号を所定区間に区分し、埋め込むべき複数ビットがとり得る値に応じて、前記所定区間の低周波成分の状態を変更する。例文帳に追加

This information embedding device divides the sound signals into predetermined sections, and changes the state of the low frequency components in the sections matching the values the bits to embed can take. - 特許庁

すなわち、外部出力手段を構成するテーブル変換手段１１４は、当該遊技状態でのメダルの最大獲得数を出力データの各ビット（ＤＢ０〜ＤＢ３）ごとに段階的に振り分けて出力する。例文帳に追加

More specifically, a table converting means 114 constituting an external output means gradually apportions the maximum acquisition number of tokens in the game state by bit (DB0-DB3) of the output data and outputs the data. - 特許庁

本願発明は、伝送路でビットエラーが生じても、フレーム同期確立状態に移行しやすいフレーム同期技術を提供することを目的とする。例文帳に追加

To provide a frame synchronization technology which ensures easy transition to a frame synchronization establishment state even if a bit error occurs on a transmission line. - 特許庁

エラー検出回路１０５は、エラー検出信号のアクティブを検出したら、同期ワード検出位置からシーケンスエラーコードのビット長の間エラー検出信号をアクティブ状態にする。例文帳に追加

When the error detection circuit 105 detects an active error detection signal, the error detection circuit 105 activates the error detection signal for a bit length of a sequence error code from the detected position of the synchronizing word. - 特許庁

また、治具取付部２４には、軸線方向の力で短縮自在、かつ、解放状態で所定長さを有する伸縮部材を設け、コアビット１１の先端が挿通孔２１に納められるようにした。例文帳に追加

The mounting part 24 has an extendible member which is contractible by a force of an axial direction, which has a predetermined length in a released state and in which a distal end side of the bit 11 is housed in the hole 21. - 特許庁

セルアレイのビット線とセンスアンプの接続状態を固定してリフレッシュを行い、接続切替えによる消費電力を低減する。例文帳に追加

To provide a semiconductor storage device in which a connected state between a cell array bit line and a sense amplifier is fixed to carry out refreshing, resulting in the reduction of power consumption for the changeover of connection. - 特許庁

メモリ・セルの１つを読み取るよう選択する場合、この選択されたセルはその記憶データ状態に関する電流を、それが結合されたその半分のビット線に結合させる。例文帳に追加

When one of the memory cells is selected for reading, it couples a current related to its stored data state to the half bit line that it is coupled to. - 特許庁

自系の１つの状態信号（ＯＮ、ＯＦＦ信号）を送信する際、２ビットの（１，０）または（０，１）信号に変換し、２つの信号ラインを用いて他系へ送信する。例文帳に追加

For transmitting one status signal (ON, OFF signal) in own system, it is converted to a two-bit signal (1, 0) or (0, 1) and transmitted to other system over two signal lines. - 特許庁

本発明は、連続する符号化されたビットが最大数の異なる通信チャネル状態を参照して、それによりデータダイバーシティを確実に促進することができるようにする。例文帳に追加

This invention promotes data diversity certainly by referring to the distinct transmission channel condition of maximum number for an encoded continuous bit. - 特許庁

そして、良好な状態ではないと判定すると、監視装置のビットレートを低く設定し（Ｓ２６０）、映像データを良好に再生処理できるようにする。例文帳に追加

If it is judged that the state is not excellent, the bit rate of the monitoring device is set low (S260), thereby excellently reproducing the video data. - 特許庁

メモリのビット数を増やすことなく安価且つ簡単な構成で、また、映像信号と同期がとれた状態で、映像信号に同期した種々のパルス信号の時間軸補正を実現する。例文帳に追加

To realize time base correction of various pulse signals synchronously with a video signal while being synchronously with the video signal with a simple configuration at a low cost without increasing the number of bits of a memory. - 特許庁

ビットラインと、このビットラインに対して垂直に配列された複数本のワードラインと、前記ビットラインと前記ワードラインの交差領域にそれぞれ配列された複数個のメモリセルと、それぞれが対応する入出力ラインに接続され、データをラッチする少なくとも２つのラッチを有する貯蔵回路と、前記ラッチにラッチされたデータの論理状態によりプログラム動作で前記ビットラインをプログラム電圧及びプログラム禁止電圧のうちの一つに設定するプログラムデータ判別回路とを含む。例文帳に追加

This device comprises bit lines, plural word lines arranged perpendicularly to these bit lines, plural memory cells arranged respectively at intersection regions of the bit lines and the word lines, a storing circuit having at least two latches latching data, and a program data discriminating circuit setting the bit lines to either of program voltage and program prohibiting voltage depending on a logic state of data latched by the latch by programming operation. - 特許庁

情報通信システムに適用されるストリーミングサービスのための可変ビット率処理方法において、既に格納されている原本ビデオビットストリームを、可変ビット率を支援し得るファイル形態に分割して格納する第1ステップと、通信網のトラフィック状態を考慮して前記分割されたファイル形態のデータを再統合する第2ステップと、該再統合されたビデオビットストリームを利用してストリーミングサービスを提供する第3ステップとを備える。例文帳に追加

In a processing method of variable bit rate for streaming service to be applied to an information communication system, a first step of dividing already stored original video bit stream into file formats enabling to support the variable bit rates for storing, a second step of re-integrating the divided data in the format and a third step of providing the streaming service by using the re-integrated video bit stream are equipped. - 特許庁

各テーブル毎にテーブル種別情報及びテーブル位置情報を記憶するテーブル設定ファイル４と、フロアレイアウトイメージデータ及び各テーブル種別の座席状態別イメージデータを記憶するビットマップファイル８と、各テーブル毎に座席状態識別情報を記憶する座席状態ファイル６を設ける。例文帳に追加

This device is provided with a table setting file 4 for storing table class information and table position information for each table, bit map file 8 for storing floor layout image data and image data by seat states of respective table classes and seat state file 6 for storing seat state identification information for each table. - 特許庁

親機１２は、子機１４から伝達されたオンオフ状態信号と親機１２自身の押釦スイッチ１６のオンオフ状態信号とに基づいて、これらのオンオフ状態を表すビット列を含む所定形式の前記入力データフレームを生成し、そのデータフレームを所定の通信プロトコルに従って家庭用テレビゲーム機２のプロセッサに向けて送信する。例文帳に追加

The parent machine 12 generates an input data frame of a prescribed form containing a bit array showing the on/off states, sends the data frame to the processor of a home video game machine 2 in accordance with a prescribed communications protocol on the basis of the on/off state signal transmitted from the subsidiary machines 14 and the on/off state signal of the push-button switch 16 of the parent machine 12 itself. - 特許庁

前記第１の副ビット線に接続されているメモリセルから読み出しが行われる場合において、前記第３の階層スイッチは、導通状態から非導通状態になり、前記第１のプリチャージ回路は、前記第３の階層スイッチが非導通状態となった後、かつ、前記読み出しが行われるメモリセルに接続された選択されたワード線がアクティブになる前に、プリチャージを終了する。例文帳に追加

When readout is performed from a memory cell connected to the above first subbit line, the above third hierarchical switch changes from conductive state to non-conductive state, and the above first precharge circuit ends precharge after the above third hierarchical switch becomes the non-conductive state and before a selected wordline connected to the memory cell to which the above readout is performed becomes active. - 特許庁

ＧＰＲＳにおいて、ＲＬＣ／ＭＡＣブロックにおいて減少したインターリーブ深さを有するアップリンク状態フラグを復号する、本発明の方法は、ＲＴ−ＥＧＰＲＳユーザーに対して、アップリンク状態フラグの全部が４つのバーストのうちの最初のバースト中に供給され、ＥＧＰＲＳユーザーに対して、アップリンク状態フラグの９ビットがＲＬＣ／ＭＡＣブロックの最初のバースト中に供給されかつ残りのビットが次の３つのバースト中に供給されるようにしてなされる。例文帳に追加

This method for decoding an uplink status flag having reduced interleaving depth in an RLC/MAC block in a GPRS, supplies all uplink status flags to an RT-EGPRS user in the first burst of four bursts, nine bits of the uplink status flag to the EGPRS user in the first burst of the RLC/MAC block and also the rest bit in the next three bursts. - 特許庁

半導体記憶装置は、選択されたビット線ＢＬ及び選択されたワード線ＷＬの交差部に配置された選択メモリセルＭＣに所定の電圧を印加して、選択されたビット線ＢＬに流れる電流Ｉｃｅｌｌを検知することにより、可変抵抗素子ＶＲの抵抗状態を判定する読み出し動作を実行する制御回路を備える。例文帳に追加

A semiconductor memory device has a control circuit in which reading operation for determining the resistance state of a variable resistive element VR is executed by applying a prescribed voltage to the selected memory cell MC arranged at the crossing part of a selected bit line BL and a selected word line WL and by detecting a current Icell flowing in the selected bit line BL. - 特許庁

鋼管杭の先端に三角推形状のビットを付帯させたことによって、鋼管杭全体が釘状になり、打ち込みの際の鋼管の垂直貫入がし易くなり、且つ、先端が閉塞状態になり、貫入時に鋼管の空洞に土砂が入り込み、その結果として支持力が弱まるのを防止した三角推型ビット付帯鋼管杭。例文帳に追加

A triangular pyramid-type bit is attached to the tip of a steel pipe pile so that the overall steel pipe pile becomes nail-like, facilitating perpendicular intrusion of the steel pipe in driving the pile, and the tip is closed, preventing the bearing capacity of the steel pipe from being reduced due to entry of sediment into a cavity of the steel pipe during pile driving. - 特許庁

通知を受け取った画像作成部は、ビットマップデータを削除して、メモリに余裕が出た状態で次のビットマップデータの作成を開始する方法と、画像印刷部での印刷失敗の際には、画像印刷部のメモリ内に保存してある画像データを用いて再度の印刷を試みる方法で課題を解決した。例文帳に追加

The image forming part receiving the notice solves the problem by a method of starting the formation of next bit map data in a state that a space is formed in the memory by deleting the bit map data, and a method of trying printing again by using the image data stored in the memory of the image printing part in the event of a failure of printing at the image printing part. - 特許庁

相互に非同期的なクロックドメイン内で作動する多数のサブシステム（８０２，８０４，８０６，８０８）により共有される資源（８１０）の状態を決定する方法および装置は、各サブシステムに１ビットカウンタ（８１４，８１８，８２２，８２６）を適用し、このような各ビットカウンタの値を全ての非同期クロックと同期させる。例文帳に追加

The method and apparatus for determining the status of a resource 810 shared by multiple subsystems 802, 804, 806, 808 operating in mutually asynchronous clock domains apply a one-bit counter 814, 818, 822, 826 to each subsystem and synchronize the value of each such bit counter with all asynchronous clocks. - 特許庁

アンビル８の先端にビット１４を取り付けるためのビット取付装置２０において、バネホルダ２７の外周に環状のバネ取付溝２７ｃが形成され、そのバネ取付溝２７ｃには、略Ｃ形のバネ部材２６が径を収縮する方向に付勢力（バネ力）を付与された状態で嵌合される。例文帳に追加

In this bit mounting device 20 for attaching the bit 14 to a tip of an anvil 8, an annular spring mounting groove 27c is formed at outer periphery of a spring holder 27, and a substantially C-shaped spring member 26 is fitted in the spring mounting groove 27c while energizing force (spring force) is given in the direction of the reduction of diameter. - 特許庁

量子暗号に基づく通信処理において、受信側が行った測定の種類に従って、送信側の送信した２π／Ｍの整数倍各々に対する量子状態に対してビット情報を設定し、これらをデータ送受信側で共有し、共有されたビット情報を例えば秘密鍵の構成データとして適用する。例文帳に追加

In quantum cipher based communication processing, bit information is set to a quantum state for each of 2π/M integer multiples transmitted by a transmitting side according to the type of measurement that a receiving side has performed, the bit information is shared between the data transmitting and receiving sides, and the shared bit information is applied as constitutive data of a private key, for example. - 特許庁

基準電圧と、選択されたメモリブロックのビットラインに連結された選択されたメモリセルのプログラム状態によって変更されるビットライン電圧を比較し、その差によってセンシングノ−ドを増幅するセンシング増幅部と、前記センシングノ−ドの電圧レベルによってプログラム検証データをラッチする複数のラッチ回路と、を含む。例文帳に追加

The page buffer circuit includes a sense amplification unit, configured to compare a reference voltage with a bit line voltage changed, based on a program state of a selected memory cell connected to the bit line of a selected memory block and to amplify a sensing node based on a difference, and a plurality of latch circuits configured to latch program verification data according to the voltage level of the sensing node. - 特許庁

送信装置１００は、主信号に対してＬＤＰＣ符号化を施すＬＤＰＣ符号化器１０１と、ＬＤＰＣ符号化ビット列に対して、受信状態に応じて、順方向読出しを行う機能と、逆方向読出しを行う機能とを切り替え可能な両方向切替型ビットインターリーバ１０４とを備える。例文帳に追加

A transmitter 100 comprises: an LDPC encoder 101 to perform LDPC encoding to a main signal; a two-direction-switching type bit interleaver 104 which can switch a forward-direction reading function and a reverse-direction reading function in relation to an LDPC encoding bit row depending on the received state. - 特許庁

受信装置の回線品質に基づいて、システマチックビット及びパリティビットの初回送信時及び再送時における送信方法を制御することにより、初回送信時に重要なパケットが送信される送信方法を回線品質の良い状態で用いることができ、この分、システムスループットを向上させることができる。例文帳に追加

The transmission method at initial transmission and re-transmission of a systematic bit and a parity bit is controlled on the basis of the channel quality of the receiver, so that the transmission method whereby important packets are transmitted at the initial transmission can be used in a state of good channel quality thereby improving the system throughput. - 特許庁

制御フレーム処理部１０３は、マクロダイバーシチ通信状態において、複数のＮｏｄｅ ＢのＥＤＣＨ ＦＰ ＭＤＣ制御フレームから、ＳＮの同じフレームを選択してＣＲＣ結果及び推定ビット誤り率を比較して、ＣＲＣ結果がＯＫでかつ推定ビット誤り率の小さいフレームを選択する。例文帳に追加

A control frame processing part 103 selects frames having the same SN from EDCH FP MDC control frames of a plurality of Node B's and compares CRC results and estimated bit error rates to select a frame whose CRC result is OK and which has a small estimated bit error rate. - 特許庁

本発明は、コンタクトホール及びこのコンタクトホールに埋め込まれる電極がメモリトランジスタＭＴｉｊに形成されるか否かにより、その記憶状態を切り換えるコンタククトマスク切り換え方式のマスクＲＯＭにおいて、選択されていないビット線の電位を固定するビット線固定回路を設けたことを特徴とするものである。例文帳に追加

In a contact mask switching system mask ROM, a storage state is switched by determining whether a contact hole and an electrode that is to be buried into the contact hole are formed in a memory transistor MTij and a bit line fixing circuit, which fixes the potential of a bit line that is not selected, is provided. - 特許庁