「32 Bit」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

The activation signal is generated by selecting one of a plurality of dummy bit lines 34a, 35b, 35c in which the number of dummy cells 32 for extracting electric charges being connected differs depending on distance between the memory cell from which read-out is performed and the sense amplifier when data is read out.例文帳に追加

データを読み出す際、読み出しを行なうメモリセルとセンスアンプとの距離によって、接続されている電荷引き抜き用のダミーセル３２の数が異なる複数のダミービット線３５ａ、３５ｂ、３５ｃのうち１つを選択することによって活性化信号を生成する。 - 特許庁

Heat propagation block layers (35, 38) are provided between a chalcogenide film (36) where resistance is changed based on a crystalline state and a conductive layer (32) that configures a bit line, and between a heater (37) and an emitter impurity region (44) in a bipolar transistor for write current driving, respectively.例文帳に追加

結晶状態により抵抗値が変化するカルコゲナイド膜（３６）とビット線を構成する導電層（３２）の間およびヒータ（３７）と書込電流駆動用のバイポーラトランジスタのエミッタ不純物領域（４４）との間に熱伝播ブロック層（３５，３８）を設ける。 - 特許庁

A seller 3 browses the desirable article information bulletin board 42 through the Internet and can post bit information on a bid bulletin board 52 by a bid system 32 by inputting an ID number registered and issued by a charged member registration system 31.例文帳に追加

販売者３はインターネット上において希望商品情報掲示板４２を閲覧し、課金会員登録システム３１により登録し発行されたＩＤ番号を入力し、入札システム３２より入札掲示板５２に入札情報を掲示できる。 - 特許庁

The magnetic memory device has regulation regions 32 for regulating movement of a magnetic domain wall 30 formed at a predetermined interval; and a means 24 having a linear recording layer 22 where the region between the regulation regions becomes a recording bit 34, and for imparting uniaxial magnetic anisotropy to the recording layer 22.例文帳に追加

磁壁３０の移動を規制する規制領域３２が所定の間隔で形成され、規制領域間の領域が記録ビット３４となる線状の記録層２２を有し、記録層２２に一軸磁気異方性を付与する手段２４を有している。 - 特許庁

At node optical devices 2 and 3, only IP data from CWDH couplers 21 and 31 are processed in wavelength separation for the present, and transmitted to giga-bit Ether-switches 22 and 32 to be multiplexed in low-density wavelength again, and transmitted to subscriber gate terminals 4 and 5 from CWDH couplers 23 and 33.例文帳に追加

ノード光装置２，３ではＣＷＤＭカプラ２１，３１からのＩＰデータのみ一旦、波長分離を行い、ギガビットイーサスイッチ２２，３２に伝送して、再度、低密度波長多重し、ＣＷＤＭカプラ２３，３３から加入者ゲート端末４，５へ伝送する。 - 特許庁

A binary arithmetic renormalization means performs binary arithmetic encoding of the next bit, while a ternary data sequence is converted into a binary data sequence, to output encoded bits through a binary converter 32 and an f-value waiting processor 33 to output an updated encoding section width and an updated minor probability section width at a timing, when a ternary data sequence for the target bit is output.例文帳に追加

対象ビットに対する３値データ列を出力するタイミングで、更新後の符号化区間幅と更新後の劣勢確率の区間幅とを出力するため、２値変換部３２とｆ値滞留処理部３３とにより３値データ列を２値データ列に変換して符号化ビットを出力する間に、２値算術再正規化手段により次のビットに対する２値算術符号化の処理が可能となる。 - 特許庁

In a memory cell region RM, a magnetoresistive element 18 in a semiconductor magnetic storage apparatus is formed in an array shape in a mode that the magnetoresistive element is arranged at a part where a digit line 3 extending in one direction intersects a bit line 32 extending in the direction substantially orthogonal to the digit line 3.例文帳に追加

メモリセル領域ＲＭでは、半導体磁気記憶装置における磁気抵抗素子１８は、一方向に延在するディジット線３と、これと略直交する方向に延在するビット線３２とが交差する部分に配置される態様で、アレイ状に形成されている。 - 特許庁

When 32 curve patterns are prepared for curve pattern approximation, the curve patterns can be expressed with 5-bit data as coordinates of two points of the start point and the end point and pattern numbers, and the Bezier curve can be expressed with a small data amount by effectively using three processes.例文帳に追加

また曲線パターン近似では３２通りの曲線パターンを用意した場合、開始点、終了点の２点の座標とパターン番号として５ビットのデータで表すことができ、３つの工程を有効に用いることでベジェ曲線を少ないデータ量で表すことが可能となる。 - 特許庁

A core drill 30 constituted by providing a rotary body 42 rotatable with respect to the protruded part on the side of the screw part of the anchor bolt 3 embedded in foundation concrete 2 in a state extruded upward on the side of the screw part and mounting a bottomed cylindrical core bit 32 on the leading end of an electromotive drill 31 is prepared.例文帳に追加

基礎コンクリート２にねじ部側を上方に突出した状態で埋設されたアンカーボルト３のねじ部側の突出部分に対し回転可能な回転体４２を設けるとともに、電動ドリル３１の先端に有底円筒状のコアビット３２を装着してなるコアドリル３０を用意する。 - 特許庁

The multiplexers 31, 32 are changed over so as to time-sharingly operate by an analog multiplexer control circuit 5 and they are controlled so that when the analog multiplexer of one side operates and the inputting of its output signal to the n-output bit cells 4 is completed, the analog multiplexer of other side starts its operation.例文帳に追加

２つのアナログマルチプレクサ３１、３２は、アナログマルチプレクサ制御回路５によって時分割に動作するように切換えられ、一方のアナログマルチプレクサが動作して、その出力信号をｎ出力ビットセル４へ入力し終えたら、他方のアナログマルチプレクサが動作を開始するように制御される。 - 特許庁

Besides, since all the arithmetic concerning the multiple accuracy data can be simultaneously and parallel executed by dividing the data into the mutually independent arithmetic elements for the units of single accuracy data X for the 32-bit length, the parallel throughput of the data-driven processor can be exhibited at the maximum.例文帳に追加

また、多倍精度データは３２ビット長の単精度データＸ単位の互いに独立な演算要素に分割することによってデータについての演算をすべて同時並列に実行できるから、データ駆動型処理装置の並列処理能力を最大限に発揮できる。 - 特許庁

Furthermore, since the adjacent soft magnetic layer 32 causes a magnetic field generated in the composite bit line 30 to be concentrated, a magnetic field for switching is effectively enhanced in the switching operation, thus reducing the electric current required for changing the direction of the magnetization of the ferromagnetic free layer 70.例文帳に追加

しかも、複合ビット線３０中に発生した磁界が隣接軟磁性層３２により集中されることにより、スイッチング時においてスイッチング用の磁界が効果的に増強されるため、強磁性フリー層７０の磁化方向を変化させるために要する電流が低電流化する。 - 特許庁

Furthermore, the failure analysis system extracts the fail bit map image data from the first image data storage area 32 or the second image data storage area 34, merges it, and displays it on a display part 44, on the basis of instruction from a user for a display format and/or a display area.例文帳に追加

さらに、不良解析システムは、ユーザからの表示形式及び／又は表示領域の指示に基づいて、第１画像データ記憶領域３２又は第２画像データ記憶領域３４からフェイルビットマップ画像データを抽出して結合し、表示部４４に表示する。 - 特許庁

When bit synchronized control light Ss is emitted to the signal light S1 using a mode-locked laser 50, decrease of a carrier resulting from saturation of semiconductor light amplifiers 31 and 32 is decreased, a period for recovering the carrier becomes short, and a rising time of the output light So becomes short.例文帳に追加

このときモードロックレーザ５０を用いて、信号光Ｓ１に対してビット同期した制御光Ｓｓを発生させると、半導体光増幅器３１，３２の飽和に起因するキャリアの減少が少なくなって、キャリア回復までの時間が短くなり、出力光Ｓｏの立ち下がり時間が短くなる。 - 特許庁

A consecutive minimum run replacement section 34 replaces a prescribed part of the channel bit stream supplied to the pattern conversion section 32 with a prescribed pattern on the basis of position information supplied to the minimum run consecutive limit code detection section 33 to limit the consecutiveness of minimum runs within a prescribed number of times.例文帳に追加

連続最小ラン置換部３４は、最小ラン連続制限コード検出部３３に供給された位置情報に基づいて、パターン変換部３２に供給されたチャネルビット列の所定の部分を所定のパターンに置き換えることにより、最小ランの連続を所定回数以内に制限する。 - 特許庁

An image input apparatus such as a digital still camera is provided with a coprocessor connected with a CPU, the coprocessor is provided with register groups RG1 to RG4 that are electrically connected to each other as shown in a figure, and these are provided with registers of 32 bit length R1 to R4, respectively.例文帳に追加

ディジタルスチルカメラ等の画像入力装置にはＣＰＵに接続されたコプロセッサが設けられ、コプロセッサ内には図示のように互いに電気的に接続されたレジスタグループＲＧ１〜ＲＧ４が設けられ、それらはそれぞれ３２ビット長のレジスタＲ１〜Ｒ４を備えている。 - 特許庁

A so-called visible watermark-embedded image is generated by compositing attached image data with a K(0≤K≤K-1)-th bit plane in a pixel length N of image data (image composition means 31), and compression encoding is applied to the visible watermark-embedded image to generate a compression encoding sequence (encoding means 32).例文帳に追加

付加画像データが画像データの画素長Ｎ中のＫ（０≦Ｋ≦Ｎ−１）番目のビットプレーンに合成されることでいわゆる可視透かし入り画像を生成し（画像合成手段３１）、この可視透かし入り画像を圧縮符号化して圧縮符号列を生成する（符号化手段３２）。 - 特許庁

When activating a word line 30 in afterward reading, since the bit line pair 31, 32 are put in a state that the potentials become an intermediate voltage lower than the power source voltage, the current driving capability of the access transistors 11, 21 are virtually reduced and a static noise margin of a memory cell 10 increases.例文帳に追加

その後の読み出しにおいてワード線３０を活性化する際、ビット線対３１，３２は電源電圧よりも低い中間電位となった状態のため、アクセストランジスタ１１，２１の電流駆動能力が見かけの上で下がり、メモリセル１０のスタティックノイズマージンが大きくなる。 - 特許庁

In a copy mode to copy the stream data to the flash memory 32 from an HDD 34, the write management part 44 confirms whether or not there is sufficient free space to read at a bit rate of the stream to be copied in the flash memory 30, and performs copying when there is a sufficient free space.例文帳に追加

ＨＤＤ３４からフラッシュメモリ３２にストリームデータをコピーするコピーモードでは、書込み管理部４４は、コピーしようとするストリームのビットレートで読み出し可能な充分な空き容量がフラッシュメモリ３０にあるかどうかを確認し、存在すれば、コピーを実行させる。 - 特許庁

The antialiasing circuit 250 extracts a plurality of image blocks including 16 or 4 pixels from inputted image data and outputs a bit string of 32 bits expressing a pixel value with each the image block as one pixel based on a pixel value of the pixel included in each the extracted image block.例文帳に追加

アンチエイリアス回路２５０は、入力された画像データから１６個又は４個の画素を含む複数の画像ブロックを抽出して、抽出した各々の画像ブロックに含まれる画素の画素値に基づいて、各々の画像ブロックを１画素としたときの画素値を表す３２ビットのビット列を出力する。 - 特許庁

Then, data is separated accurately and taken out by controlling respectively amplitude of playback signals read out from Nr pieces of playback heads of gain controllers 31, 32 and filter coefficients of adaptive equalization controllers 33, 34 based on output signals in which bit synchronization is performed and its detected result.例文帳に追加

そして、ビット同期がとられた出力信号とその検出結果とに基づいて利得制御器３１，３２のＮ_ｒ個の再生ヘッドから読み出された再生信号の振幅と適応等化制御器３３，３４のフィルタのフィルタ係数とをそれぞれ制御することにより、データを精度よく分離して取り出す。 - 特許庁

In the counter circuit 30, a conversion decoder 32 converts ejection amount data fetched in four bits to four-bit data correlated beforehand to either one of a plurality of counters 43a-43d, 53a-53d, the converted data is output to the respective counters, and the eight counters provided in the counter circuit 30 count the ejection amounts of inks.例文帳に追加

カウンタ回路３０は、４ビットで入力した吐出量データから複数のカウンタ４３ａ〜４３ｄ，５３ａ〜５３ｄのうちいずれか１つに予め対応付けられた４ビットのデータへ変換デコーダ３２で変換し、この変換したデータを各々のカウンタへ出力してインク吐出量を８個設けられたカウンタによりカウントする。 - 特許庁

The read of FIFOs 41 to 44 is processed in a time 1/4 time as long as a write time T and after a rearranging circuit 45 rearranges read data of respective channels to a 32-bit width so that the data will not be discontinuous, the data are written to one buffer on a write side between buffers 46 and 47 for PCI bus transfer.例文帳に追加

ＦＩＦＯ４１〜４４の読み出しは書き込み時間Ｔの１／４の時間で処理し、読み出した各チャンネルのデータを不連続にならないように、並べ替え回路部４５により３２ビット幅に並べ替えられてからＰＣＩバス転送用のバッファ４６及び４７のうち、書き込み側となっている一方のバッファに書き込む。 - 特許庁

A CRC error detection part 170 detects an error based upon a CRC bit in a frame and when a successive CRC error decision part, 180 decides that ≥32 multiple frames have errors, the synchronism position of the subcount part 130 is taken in the main count part 130 to re-set the synchronism position of the main count part 130.例文帳に追加

ＣＲＣエラー検出部１７０でフレーム内のＣＲＣビットに基づくエラーを検出し、これが３２個以上のマルチフレームについて連続していることが連続ＣＲＣエラー判定部１８０によって判定されると、サブカウント部１３０の同期位置がメインカウント部１３０に取り込まれて、メインカウント部１３０の同期位置が再設定される。 - 特許庁

The recordable time calculator 1 stores a 'fluctuation' (a difference between a data quantity of a compression processing result predicted from a predetermined standard bit rate and a data quantity of an actual compression processing result) whose production is estimated at the compression processing and a prediction error 32 reflecting a size of a recording disabled area on a recording medium as calculation parameters.例文帳に追加

記録可能時間算出装置１は、計算用パラメータとして、圧縮処理時に発生が予測される「揺らぎ」（予め定められた標準のビットレートから予想される圧縮処理結果のデータ量と実際の圧縮処理結果データ量との差）と、記録媒体上の記録不能エリアのサイズとを反映した値である予測誤差値３２を保持している。 - 特許庁

Moreover, the magnetic memory 1 further includes a semiconductor layer 6 including a drain region 32a and a source region 32c of a write transistor 32, a magnetic material layer 8 including a TMR element 4 and write wiring 31, and a wiring layer 7 interposed between the semiconductor layer 6 and the magnetic material layer 8 and including bit wiring 13a and 13b, and word wiring 14.例文帳に追加

また、磁気メモリ１は、書き込みトランジスタ３２のドレイン領域３２ａ及びソース領域３２ｃを含む半導体層６と、ＴＭＲ素子４及び書き込み配線３１を含む磁性材料層８と、半導体層６及び磁性材料層８に挟まれており、ビット配線１３ａ及び１３ｂ、並びにワード配線１４を含む配線層７とを備える。 - 特許庁

An output position control part 33 functions as a rate matching/first interleaving part, repeats or eliminates a bit determined by the D calculating part 32, newly redistributes a plurality of bits to a plurality of columns on the basis of the number D of cumulative repetition/deletion bits and interchanges bits of at least two columns among a plurality of columns obtained by redistribution.例文帳に追加

出力位置制御部３３は、レートマッチング・第１インタリーブ部として機能し、Ｄ算出部３２で判定されたビットを反復または削除するとともに、累積反復／削除ビット数Ｄに基づいて複数のビットをあらためて複数の列に再分配し、再分配で得られた複数の列のうち少なくとも二列のビットを入れ替える。 - 特許庁

The column reset circuit 60 comprises operational amplifiers 41, 42 and low-pass filters 31, 32, and each of the operational amplifiers 41, 42 comprises a first input part connected to the column bit line 118, a second input part connected to a reset signal generator for generating a reset signal during a reset cycle, and an output part selectively connected to the column reset line 158.例文帳に追加

列リセット回路６０は、演算増幅器４１、４２と、ローパスフィルタ３１、３２とを備え、演算増幅器４１、４２が、列ビットライン１１８に接続された第１の入力部と、リセットサイクル中にリセット信号を生成するリセット信号生成器に接続された第２の入力部と、列リセットライン１５８に選択的に接続される出力部とを備える。 - 特許庁

This video recording device 1 includes: a genre information obtaining part (exemplified by a program information obtaining part 31) for obtaining genre information on broadcasting program data; a complicatedness detecting part 21 for detecting complicatedness concerning graphics indicated by the received graphics data; and a compression rate control part 32 for controlling a predetermined target bit rate in a compression part 22.例文帳に追加

録画装置１は、放送番組データに関するジャンル情報を取得するジャンル情報取得部（番組情報取得部３１で例示）と、受信した映像データが示す映像についての複雑さを検出する複雑さ検出部２１と、圧縮処理部２２での所定のターゲットビットレートを制御する圧縮率制御部３２とを備える。 - 特許庁

In reading the memory cell MC, first voltage having no temperature dependence is applied to the bit lines BLs, while second voltage having temperature dependence opposite to that of forward direction voltage of the diode 21 and having lower second voltage than the first voltage is applied to the word lines WLs, a resistance state of the phase change element 20 is detected by a read circuit 32 in accordance with a change in current flowing in the memory cell MC.例文帳に追加

このメモリセルＭＣの読み出し動作時には、温度依存性がない第１の電圧がビット線ＢＬｓに印加され、ダイオード２１の順方向電圧の温度依存性とは逆の温度依存性を有し第１の電圧より低い第２の電圧がワード線ＷＬｓに印加された状態で、メモリセルＭＣを流れる電流の変化に応じて相変化素子２０の抵抗状態がリード回路３２により検知される。 - 特許庁

A position detector 21 detects operation information of a master manipulator 3 and, when operation information of the manipulator 3 is fine operation information within 1 bit which is smaller than a prescribed set range for controlling the operation of a slave manipulator 2 set in advance based on the detecting result from this detector 21, a canceling means 32 cancels the transmission of the fine operation information to the side of the manipulator 2.例文帳に追加

位置検出装置２１によってマスターマニピュレータ３の動作情報を検出し、この位置検出装置２１からの検出結果にもとづいてマスターマニピュレータ３の動作情報が予め設定されたスレーブマニピュレータ２の動作制御用の所定の設定範囲よりも小さい１ｂｉｔ以内の微小な動作情報の場合にはキャンセル手段３２によってその微小な動作情報がスレーブマニピュレータ２側に伝達されることをキャンセルするものである。 - 特許庁

(iii) The technology (excluding programs) necessary for the design or manufacture of, among microprocessors, microcomputers, or microcontrollers, wherein the bit count of the access width of logic-operations is 32 or more, those having a composite theoretical performance of 530 Mtops per second or more (depending on the types listed in the middle column in the appended table 1, the performance of each shall be listed in the right column of the same table). However, among integrated circuits that fall under any of Article 6, item (i), (c) through (k), the technology necessary for the design or manufacture of those that fall under the following (a) and (b) shall be excluded. 例文帳に追加

三　マイクロプロセッサ、マイクロコンピュータ又はマイクロコントローラであって、論理演算ユニットのアクセス幅のビット数が三十二以上のもののうち、複合理論性能（別表第一の中欄に掲げるものの種類に応じて、それぞれ同表の下欄に掲げるものとする。）が一秒につき五三〇メガ演算以上のものの設計又は製造に必要な技術（プログラムを除く。）。ただし、第六条第一号ハからルまでのいずれかに該当する集積回路のうち、次のイ及びロに該当するものの設計又は製造に必要な技術を除く。 - 日本法令外国語訳データベースシステム