「Clock In」に関連した英語例文の一覧と使い方(63ページ目) - Weblio英語例文検索

A memory 128 stores the reproduction power, the equalizer coefficient and the phase of the reproduction clock in response to each amplitude ratio and the controller 114 selects and sets the reproduction power, the equalizer coefficient and the phase of the reproduction clock in response to the calculated amplitude ratio.例文帳に追加

メモリ１２８は各振幅比に対応する再生パワー、イコライザ係数、および再生クロックの位相を記憶しており、コントローラ１１４は、演算した振幅比に応じて再生パワー、イコライザ係数、および再生クロックの位相を選択し、かつ、設定する。 - 特許庁

In the servo control device 1, a sampling clock generator 4 generates a clock in a sampling frequency fixed independently from the number of revolutions of the optical disk to be supplied repeatedly to the control circuit 3.例文帳に追加

本実施の形態におけるサーボ制御装置１では、サンプリングクロック発生部４が光ディスクの回転数とは独立に固定されたサンプリング周波数を有するサンプリングクロックを発生させ、このサンプリングクロックを繰り返し制御回路３に供給するようにする。 - 特許庁

To provide a clock synchronizing memory for accurately and easily synchronizing data with a clock even in the case of different delay lines between respective memory cells in the memory having a plurality of memory cells like an SLDRAM.例文帳に追加

本発明の課題は、ＳＬＤＲＡＭの様な複数個のメモリ素子を含むクロック同期メモリにおいて、各メモリ素子間で遅延値が異なる場合であっても、クロックとデータ間の同期を正確且つ容易に具現するクロック同期メモリを提供することである。 - 特許庁

To provide a compression processing unit that receives a clock according to a transmission rate specified in the mode of a modulator and can automatically set a compression data rate according to the clock so as to be put in operation only through mode setting to the modulator.例文帳に追加

変調装置のモードで規定される伝送レートに従ったクロックを入力し、それに応じた圧縮データレートを自動設定可能とし、変調装置に対するモード設定のみで、運用可能な圧縮処理装置を提供するものである。 - 特許庁

The scan chain 102 latches the scan data in synchronization with a first clock signal supplied to an SC external input terminal 113, and the scan chain 107 latches the scan data in synchronization with a second clock signal outputted by the SC control circuit 402.例文帳に追加

スキャンチェーン１０２はＳＣ外部入力端子１１３に供給される第１クロック信号に同期して、またスキャンチェーン１０７はＳＣ制御回路４０２が出力する第２クロック信号に同期してそれぞれスキャンデータをラッチする。 - 特許庁

A second state transition section shifts 3-bit signals N134 to N136 in a direction depending on a value of data 113 in response to the leading of the clock, and outputs the signal subjected to holding and inversion by using the clock to first latch outputs N154 to N156.例文帳に追加

第２の状態遷移部は、クロックの立ち上がりに対応して、３ビット信号Ｎ１３４〜Ｎ１３６を、データ１１３の値で決まる方向に遷移し、クロックでホールドして反転した結果を第１のラッチ出力Ｎ１５４〜Ｎ１５６へ出力する。 - 特許庁

A clock tree is formed in a logical space 21 and logic elements 35 sharing a branch point P0 are added to or deleted from a downstream block 34 comprising a plurality of logic elements connected to a branch point P0 specified in the clock tree.例文帳に追加

論理空間２１にクロックツリーを形成し、クロックツリーの中で特定される分岐点Ｐ０に接続する複数の論理素子を備える下流側ブロック３４に分岐点Ｐ０を共通に有する論理素子３５を追加し又は削除する。 - 特許庁

Each A/D converter 25 is supplied with a sampling clock which is generated by a clock generator 26 and has a period Ts as an N multiple of the predetermined time ΔT in an in-phase state and samples the input signal x(t) equivalently at a period Ts/N.例文帳に追加

各Ａ／Ｄ変換器２５には、クロック生成部２６によって生成された所定時間ΔＴのＮ倍の周期Ｔｓのサンプリングクロックが同相で与えられ、アナログ信号ｘ（ｔ）に対して等価的に周期Ｔｓ／Ｎのサンプリングが行なわれる。 - 特許庁

As to the system clock frequency m (=fsc×n) in synchronization with a color burst signal, by changing a factor n in accordance with the type (a color burst signal frequency), the system clock frequency of each type is set to be within a certain range.例文帳に追加

カラーバースト信号に同期するシステムクロックの周波数ｍ（＝ｆｓｃ×ｎ）について、方式（カラーバースト信号周波数）に応じて係数ｎを変更することで、方式間でのシステムクロックの周波数ｍが一定範囲内に収まるようする。 - 特許庁

The clock oscillating source 10 is provided with an LPF 11 and a VCO 12, and the clock signal outputted from the VCO 12 is fed to the STC counter 41 and a timer 24 in a stream multiplexer circuit 2.例文帳に追加

クロック発信源１０には、ＬＰＦ１１及びＶＣＯ１２が設けられており、ＶＣＯ１２から出力されたクロック信号がＳＴＣカウンタ４１及びストリーム多重回路２内のタイマ２４に供給される。 - 特許庁

To provide a clock generating apparatus for outputting a delay clock signal synchronously (closely synchronously) with timing of a write enable signal or the like so as to reduce the possibility of occurrence of a setup error and a hold error in a peripheral.例文帳に追加

ライトイネーブル信号等のタイミングに同期（最も近く同期）した遅延クロック信号を出力してペリファラルにセットアップエラーやホールドエラーの発生する可能性を低減するクロック生成装置を提供する。 - 特許庁

In this disk controller used for the disk drive of an HDD or the like, the frequency clock of a clock generation circuit 4 is controlled corresponding to the operation state of a data transfer control circuit accompanying the processing of a command from a host system.例文帳に追加

ＨＤＤなどのディスクドライブに使用されるディスクコントローラにおいて、ホストシステムからのコマンドの処理に伴うデータ転送制御回路の動作状態に応じて、クロック生成回路４の周波数クロックを制御する。 - 特許庁

A diagnosis clock signal SCLK, a diagnosis clock signal CLK and the sleep mode control signal SLP carry out control operations all together, and the start and the end of the sleep mode are carried out by controlling various elements in the clocked scan flip flop 2.例文帳に追加

診断クロック信号SCLK、演算クロック信号CLKおよびスリープモード制御信号SLPは一緒に制御操作を行い、クロックドスキャン・フリップフロップ２内の種々の要素を制御して、スリープモードの開始と終了を行う。 - 特許庁

In the distance calculating step, the distance between itself and another diver-use information transmission device is calculated based on reception time information which represents a reception clock time of the information, and transmission time which represents a transmission clock time of the information.例文帳に追加

距離算出ステップでは、情報の受信時刻を示す受信時刻情報、及び、情報の送信時刻を示す送信時刻情報に基づいて、他のダイバー用情報伝送装置との間の距離を算出する。 - 特許庁

Optical clock pulses 13 are reproduced from an optical pulse signal 21 which is obtained by demultiplexing an optical pulse signal 11 with a demultiplexer 18 and propagating in a 2nd path 20, and an optical delay circuit 14 adds time delay to the optical clock pulses 13.例文帳に追加

光パルス信号11を分波器18で分波して得られる第2経路20を伝播する光パルス信号21から光クロックパルス13を再生して、この光クロックパルスに光遅延回路14によって時間遅延を付加する。 - 特許庁

A flip-flop 3 generates an output pulse signal, which turns its inverted output into 'High' state with the comparator's output being set 'Low' in synchronism with a clock signal and then turns into 'Low' synchronously with the next clock signal.例文帳に追加

フリップフロップ３は、クロック信号に同期して比較器の出力が“Ｌｏｗ”となった場合に、反転出力を“Ｈｉｇｈ”にし、次のクロック信号に同期して“Ｌｏｗ”にするという出力パルス信号を生成する。 - 特許庁

To provide a semiconductor storage device that can be operated at a low amplitude clock signal without making the circuitry complicated in order to turn on/off all the transistors (TRs) of the device driven by the low amplitude clock signal.例文帳に追加

低振幅のクロック信号にて駆動される全てのトランジスタ(Tr)がON/OFFできるようにするために回路が複雑になることなく、低振幅クロック信号にて動作可能な半導体記憶保持装置を提供することである。 - 特許庁

An oscillator 930 generates a clock signal with a prescribed frequency and a counter IC 931 counts the random numbers used for the control pertaining to the games in a CPU 56 for controlling the games based on the clock signal.例文帳に追加

発振器９３０は、所定周波数のクロック信号を発生し、カウンタＩＣ９３１は、クロック信号にもとづいて、遊技制御用のＣＰＵ５６における遊技に関わる制御に用いられる乱数値をカウントする。 - 特許庁

An input part of a clocked inverter (CIV) for sampling an input signal (IN), then activating the input signal and performing level conversion is provided with a MOS (metal oxide semiconductor) capacitor of receiving a clock signal (CLK) complementary to a sampling clock signal (/CLK).例文帳に追加

入力信号（ＩＮ）をサンプリングした後活性化されて、レベル変換を行なうクロックドインバータ（ＣＩＶ）の入力部に、サンプリングクロック信号（／ＣＬＫ）と相補なクロック信号（ＣＬＫ）を受けるＭＯＳキャパシタを設ける。 - 特許庁

In the power saving mode, a power saving operation transition signal 16 is supplied to the display controller 10 from the CPU 2 and a clock switching signal 13 is supplied to the clock controlling circuit 8 from the display controller 10.例文帳に追加

省電力モード時には、ＣＰＵ２から表示コントローラ１０に省電力動作移行信号１６が供給され、表示用コントローラ１０からクロック切り替え信号１３がクロック制御回路８に供給される。 - 特許庁

When this periodic error exceeds the prescribed value, the clock frequency of the output of the PLL 24 is controlled by a frequency control circuit 28, then the reproduced data frequency is pulled in by the PLL 24 to generate the synchronizing clock.例文帳に追加

この周期誤差が所定の値を越えた時、周波数制御回路２８は前記ＰＬＬ２４出力のクロック周波数を制御し、ＰＬＬ２４は再生データ周波数を引き込み同期クロックを発生する。 - 特許庁

This invention relates to a method to enable a local system time clock counter (STC) of a receiving/recording device to be locked to program clock reference (PCR) information included in a received real-time sequence of information signal packets, such as MPEG2 Transport Stream packets.例文帳に追加

受信／記録デバイスのローカル・システムタイムクロックカウンタ(STC)を、MPEG 2トランスポートストリームパケットなどの情報信号パケットの受信されたリアルタイムシーケンスに含まれる基準プログラムクロック(PCR)情報にロックすることを可能にする方法。 - 特許庁

Synchronously with the clock signal of the same frequency as a main clock signal CLK20, the color image input data CIN.MIN.YIN of three primary colors CMY are inputted in parallel to a color image processor 40.例文帳に追加

カラー画像処理装置４０へは、メインクロック信号ＣＬＫ２０と同一の周波数のクロック信号に同期して、ＣＭＹ三原色のカラー画像入力データＣＩＮ・ＭＩＮ・ＹＩＮが並列に入力される。 - 特許庁

The system controller 28 reduces the frequency of a clock to be applied to the processing unit in which a time required for processing is short based on the received information by calculating the frequency, and transmitting it to a clock supplying part 24.例文帳に追加

システム制御装置２８は、受け取った情報に基づき、所要時間の短い演算処理部に与えるクロックの周波数を低減させるために、その周波数を算出してクロック供給部２４へ送る。 - 特許庁

The clock reproducing apparatus is configured to shift the oscillated frequency or the phase of a frequency variable oscillation means by one sampling clock in a direction of extending the tracking range of a symbol rate on the basis of the result of the detection.例文帳に追加

この検出の結果に基づいて、シンボルレートの追従範囲を拡張する方向に、前記周波数可変発振手段の発振周波数又は位相を１サンプリングクロック分シフトするように構成する。 - 特許庁

In the image processing process, the processing process by a first circuit block B1 applies no frequency spread processing to a clock signal and the processing process by a second circuit block B2 other than the first block applies spread processing to the clock signal.例文帳に追加

画像処理過程において、第一の回路ブロックＢ１による処理過程ではクロック信号を周波数拡散せず、それ以外の第二の回路ブロックＢ２による処理過程ではクロック信号を周波数拡散する。 - 特許庁

The power/clock control bridge determines the start or stop of at least one of the power supply and clock supply to the IP based on a result obtained by comparing the characteristics of the access with a value stored in the register group.例文帳に追加

電力・クロック制御ブリッジは、このアクセスの特徴とレジスタ群に保持されている値とを比較した結果に基づいて、ＩＰへの電力供給とクロック供給の少なくとも一方の開始又は停止を決定する。 - 特許庁

The dummy delay time adjusting section 130 adjusts the delay time of the feedback clock FBCLK for the control clock DLLCLK in accordance with operation conditions being variation factors of the processing time of the data output buffer 50.例文帳に追加

模擬遅延時間調整部１３０は、制御クロックＤＬＬＣＬＫに対するフィードバッククロックＦＢＣＬＫの遅延時間を、データ出力バッファ５０の処理時間の変動要因となる動作条件に応じて調整する。 - 特許庁

In starting or stopping the supply of a clock signal to a circuit block, the frequency of the clock signal is temporarily changed to a frequency f1 which is lower than a reference frequency fstd.例文帳に追加

回路ブロックに対してクロック信号を供給開始する際或いは供給停止する際に、当該クロック信号の周波数を一時的に基準の周波数ｆｓｔｄよりも低周波数ｆｌに変更する。 - 特許庁

The parent clock is provided with a time signal forming circuit to receive standard electric waves, and form a time signal that can be received by a driving coil 35 in the child clock 3, and a transmission circuit and coil to transmit this signal.例文帳に追加

親時計は、標準電波を受信して子時計３のモータ駆動用コイル３５で受信可能な時刻信号を作成する時刻信号作成回路と、この信号を送信する送信回路およびコイルを備える。 - 特許庁

A variable cyclic pulse signal and a sampling clock are input to a counter means 32 in an adaptive signal processor 30, and an input cycle is counted by a sampling clock to input a count value to a timing generation means 34.例文帳に追加

可変周期パルス信号とサンプリングクロックが適応信号処理３０内のカウンタ手段３２に入力され、入力周期がサンプリングクロックでカウントされてカウント値がタイミング発生手段３４に入力される。 - 特許庁

A delay circuit 10 connected with the outside part of a device 101 being an integrated circuit delays the inside clock signal Iclk only in a shorter delay time than one cycle, and returns it as a delay clock signal Dclk to the device 101.例文帳に追加

集積回路である装置１０１の外部に接続される遅延回路１０は、内部クロック信号Iclkを、その１周期より短い遅延時間だけ遅延させ、遅延クロック信号Dclkとして、装置１０１へ戻す。 - 特許庁

In a device for restoring both data and clock signals from the optical disk, the data signal is restored by using non-cofocal detection and the clock signal is restored by using cofocal detection.例文帳に追加

光ディスクからデータ信号とクロック信号の双方を回復するための装置が開示され、この場合、非共焦点検出を用いてデータ信号を回復し、共焦点検出を用いてクロック信号を回復する。 - 特許庁

A write control signal selecting circuit 50 inputs the high-speed clock signal and a wiring control signal in a normal operating state, and selects the high-speed clock signal according to the reset signal, and outputs it to the memory.例文帳に追加

書込制御信号選択回路５０は高速クロック信号と通常動作状態における書込制御信号とを入力しリセット信号により高速クロック信号を選択しメモリに出力する。 - 特許庁

To provide a musical performance clock generating device capable of generating musical performance clocks being in tune with progress of a musical piece with high precision and to provide a data reproducing device, a musical performance clock generating method, a data reproducing method, and a program.例文帳に追加

楽曲の進行にあわせた演奏クロックを精度よく生成することができる演奏クロック生成装置、データ再生装置、演奏クロック生成方法、データ再生方法およびプログラムを提供すること。 - 特許庁

The electronic apparatus is provided with a function that always executes a synchronization check between a timing clock of data delivered through a serial interface cable and a timing clock generated by each electronic apparatus and synchronization between them even in an idle state of each electronic apparatus which receives no data.例文帳に追加

データを受領してないアイドルの状態でも、シリアルインタフェースケーブルに流れるデータのタイミングクロックと、自己が生成しているタイミングクロックとの同期チェックと同期合わせを常時、実施する機能を設ける。 - 特許庁

Operations for holding and outputting the conversion result by the flip-flop 15 are performed at the rise of a frequency-divided clock generated by dividing the frequency of an A/D clock by a frequency dividing circuit 16 and suppressed in other timing.例文帳に追加

フリップフロップ１５による変換結果の保持および出力動作は、Ａ／Ｄクロックが分周回路１６で２分周された２分周クロックの立ち上がりタイミングで行われ、他のタイミングでは抑制される。 - 特許庁

The control circuit 13 cuts off pulses which are not synchronized with an input clock among the pulses outputted from the 1st synchronizing circuit 11 and outputs a group of pulses in sequence following a synchronized pulse as a clock.例文帳に追加

制御回路１３は、第１の同期回路１１から出力されるパルスのうち、入力クロックに対して同期が取れていないパルスは遮断し、同期が取れているパルス以降のパルス群をクロックとして順次出力する。 - 特許庁

A dot clock DCK is generated on the basis of a synchronizing signal by a PLL circuit 14, and an inputted video signal is sampled in response to the dot clock DCK to obtain sample values by an A/D converter 11.例文帳に追加

ＰＬＬ回路１４により同期信号に基づいてドットクロックＤＣＫが発生され、ドットクロックＤＣＫに応答して、Ａ／Ｄ変換器１１により入力される映像信号がサンプリングされサンプル値が得られる。 - 特許庁

The calculating circuit has a plurality of delay buffers interconnected in series, and calculates the number of delay buffers according to the period of the clock signal when an input clock signal propagates the plurality of delay buffers.例文帳に追加

算出回路は、直列に接続される複数の遅延バッファを備え、入力されるクロック信号が前記複数の遅延バッファを伝搬するときに、前記クロック信号の周期に応じた遅延バッファ数を算出する。 - 特許庁

A rough adjusting circuit 16 detects a frequency difference between a receiving clock of the receiving apparatus and a transmission clock included in communication data based on one specific code pattern and another specific code pattern which is positioned later.例文帳に追加

粗調整回路１６は、一の特定符号パターンと、後行する他の特定符号パターンとの検出結果に基づき、受信装置の受信クロックと、通信データに含まれる送信クロックとの周波数差を検出する。 - 特許庁

To provide a clock signal generation circuit which stably and precisely generates a writing reference clock signal with a low jitter, for use in obtaining the timing for writing data when the data are recorded on an optical disk.例文帳に追加

光ディスクにデータの記録を行う際のデータの書き込みタイミングを得るために使用する書き込み用基準クロック信号を安定かつ低ジッタで精度よく生成するクロック信号生成回路を提供する。 - 特許庁

The writing of data Din <3:0> to the RAM 101 is made to an address that is specified by a write address in synchronization with the leading edge of the clock CLK being fed to a clock terminal CLW.例文帳に追加

ＲＡＭ１０１へのデータＤｉｎ＜３：０＞の書き込みは書き込みは、クロック端ＣＬＷに与えられたクロックＣＬＫの立ち上がりに同期して、書き込みアドレス２２によって指定されるアドレスに対して行われる。 - 特許庁

On the other hand, when the reduction in the data storage amount of the FIFO memory 12 is more than a prescribed amount, the command section 132 commands the clock generating section 30 to decrease the frequency of the demodulation clock signal.例文帳に追加

一方、ＦＩＦＯメモリ１２におけるデータ蓄積量の減少量が所定量よりも多くなったとき、指令部１３２は復調用クロック信号の周波数を低くするようクロック生成部３０に指令する。 - 特許庁

In each of the CDM signal reception devices, a clock signal is extracted from the CDM signal frame and on the basis of the clock signal, a reception signal is reproduced by applying decoding processing, gating processing, header removal processing and the like.例文帳に追加

CDM信号受信装置のそれぞれにおいて、CDM信号フレームからクロック信号が抽出され、このクロック信号に基づいて、復号化処理、ゲーティング処理、ヘッダ除去処理等が施されて、受信信号が再生される。 - 特許庁