「Clock In」に関連した英語例文の一覧と使い方(64ページ目) - Weblio英語例文検索

The phases of a sampling clock 1002 supplied from a clock generation means 106 are periodically and alternately switched with phase difference of 180 degrees, and a timing estimation means 104 estimates the symbol timing in every phase period.例文帳に追加

クロック生成手段１０６から供給されるサンプリングクロック１００２の位相を１８０度の位相差で定期的に交互に切り換え、各々の位相の期間に、タイミング推定手段１０４においてシンボルタイミングを推定する。 - 特許庁

A communication terminal device capable of reproducing audio data includes: a reproduction part for reproducing audio data; an oscillation part for generating a system clock; and a frequency conversion part for converting the sampling frequency of the audio data into a frequency that can be reproduced in the frequency of the system clock.例文帳に追加

本発明では、携帯端末装置に最低限必要とされるシステムクロックから容易に生成可能なマスタクロックに合わせてデジタルＡｕｄｉｏデータのｆｓ周波数を変換して再生するものである。 - 特許庁

In a horizontal addition mode, when both the comparison results Vco(i), Vco(i+1) of two comparators 31i, 31i+1 are at "H" level, a count portion 322i of the second digit is synchronized with a clock CK to operate one count for one clock period.例文帳に追加

水平加算モードにおいて、２つのコンパレータ３１ｉ，３１ｉ＋１の比較結果Ｖｃｏ（ｉ），Ｖｃｏ（ｉ＋１）が共に“Ｈ”レベルのときに２桁目のカウント部３２２ｉをクロックＣＫに同期して１クロック周期で１カウント動作させる。 - 特許庁

In the first method of adjusting the frequency of a dot clock, first, image data are acquired, by using a dot clock that is generated with a provisional multiplicative factor, and the length of the effective signal area on one line of the image data is found.例文帳に追加

ドットクロックの周波数調整の第１の方法では、まず、仮の逓倍数で生成されたドットクロックを用いて画像データを取得し、この画像データの１ライン上の有効信号領域の長さを求める。 - 特許庁

The DC/DC power supply 902 synchronizes a line drive signal CPV in the line selector 92 with a reference clock SLK, which prescribes a transmission frequency, and sets it for having the frequency of integral multiple of a reference clock CLK.例文帳に追加

ラインセレクタ９２におけるライン駆動信号ＣＰＶはＤＣ／ＤＣ電源９０２は発信周波数を規定する基準クロックＣＬＫに同期し、該基準クロックＣＬＫの整数倍の周期を有する用に設定される。 - 特許庁

A clock signal and a digital code signal the number of clocks, the clock frequency, the digital code and the pulse voltage of which are made to agree with the previously set ones must be inputted in order to release the inhibition of the charging operation.例文帳に追加

充電動作の禁止を解除するためには、クロック数、クロック周波数、デジタルコード、パルス電圧を予め決められたものに合致させたクロック信号とデジタルコード信号とを入力する必要がある。 - 特許庁

While the CPU 1 performs a processing in which the watch dog monitoring pulses cannot be outputted, the clock signals outputted from the clock generating part 4 are passed through the tri-state output buffer 5 and inputted into the watch dog timer IC 2.例文帳に追加

ウォッチドッグ監視パルスを出力できない処理をＣＰＵ１が行っている間、クロック発生部４から出力されるクロック信号がトライステート出力バッファ５を通過してウォッチドッグタイマＩＣ２に入力される。 - 特許庁

In the case of the reception of intermittent reception, an RF transmission/reception part 12 and a base band part 13 are driven to receive a signal on the basis of a high frequency clock signal with high precision to be generated by a high frequency clock oscillator 20.例文帳に追加

間欠受信の受信時は、高周波クロック発振器２０の生成する高精度の高周波クロック信号に基づいて、ＲＦ送受信部１２およびベースバンド部１３を駆動して信号を受信する。 - 特許庁

In a clock synchronization circuit, (a) an oscillator generating an internal clock includes a hysteresis inverter (INV1) 33, a resistor (R1) 34, and an external capacitor (COSC) 31 and the oscillation frequency of an output signal (VOSC) 35 from the oscillator is arbitrarily adjusted by using a value of the external capacitor (COSC) 31.例文帳に追加

(ａ)ヒステリシスインバータ(INV1)33、抵抗(R1)34および外付けコンデンサ(COSC)31で内部クロックを生成する発振器を構成し、その出力信号(VOSC)35の発振周波数は外付けコンデンサ(COSC)31の値で任意に調整する。 - 特許庁

To provide a data receiver for properly supplementing missing clocks on a clock line so as to normally continue reception of data with respect to the data receiver, particularly in data transmission wherein a data line and the clock line are separated from each other.例文帳に追加

データ受信装置に関し、特にデータラインとクロックラインとが分離したデータ伝送において、クロックライン上のクロック抜けを適宜補填して正常なデータ受信を継続するデータ受信装置を提供する。 - 特許庁

As a result, after the voltage of the clock signal is boosted by only one level shifter, the transmission distance of the boosted clock signal can be reduced as compared with the transmission to each flip-flop, and hence a load capacity in the level shifter 13 can be reduced.例文帳に追加

これにより、クロック信号を唯一のレベルシフタで昇圧した後、各フリップフロップへ伝送する場合に比べて、昇圧後のクロック信号の伝送距離を削減でき、レベルシフタ１３の負荷容量を削減できる。 - 特許庁

Subsequently, by measuring the power current of a semiconductor device with a potential of the clock line fixed at a predetermined potential, bridge failures are detected between the clock line and a signal line in the combined circuit.例文帳に追加

続いて、クロック線の電位を所定の電位に固定した状態で半導体装置の電源電流を測定することによって、クロック線と組合せ回路内の信号線との間のブリッジ故障を検出する。 - 特許庁

The control circuit to be used in a power converter includes a clock signal generator coupled to generate a clock signal to control switching of a power switch to be coupled to the control circuit.例文帳に追加

本発明の態様に従った電力コンバータで使用するための制御回路は、制御回路に結合される電力スイッチのスイッチングを制御するクロック信号を生成するように結合されたクロック信号発生器を含む。 - 特許庁

A 1st bit of the serial data is outputted to an output 'Q' of a flip-flop 24 and a 2nd bit of the serial data is outputted to an output 'Q' of the flip-flop 24 in clock timing of the dynamic clock S21 received by the flip-flop 24.例文帳に追加

フリップフロップ２４に入力される動作クロックＳ２１のクロックタイミングでフリップフロップ２４の出力「Ｑ」にシリアルデータの１ビット目、フリップフロップ２４の出力「Ｑ」にシリアルデータの２ビット目が出力される。 - 特許庁

An oscillator 930 generates a clock signal with a prescribed frequency and a counter IC 931 counts the random numbers used for control pertaining to games in a CPU 56 for game control from the clock signal.例文帳に追加

発振器９３０は、所定周波数のクロック信号を発生し、カウンタＩＣ９３１は、クロック信号にもとづいて、遊技制御用のＣＰＵ５６における遊技に関わる制御に用いられる乱数値をカウントする。 - 特許庁

The phase error to be inputted into the digital loop filter 103 is changed in proportion to the output clock frequency, and thus, the loop characteristics can be linearly controlled dependently on the output clock frequency as the whole PLL loop.例文帳に追加

デジタルループフィルタ１０３に入力する位相誤差を、出力クロック周波数に比例して変化させることで、ＰＬＬループ全体として、出力クロック周波数に依存して線形にループ特性が制御できる。 - 特許庁

The judgment is repeated by an incrementor INC by successively increasing pass numbers, the mean value of pass numbers judged as coincident pass numbers is stored in a pass number register group REP2 and the clock pass is used as an optimum clock pass.例文帳に追加

この判断をインクリメンタＩＮＣでパス番号を順次インクリメントさせて行い、一致すると判断されたパス番号の平均値をパス番号レジスタ群ＲＥP2に格納し、そのクロックパスを最適なものとして用いる。 - 特許庁

The memory part 2 samples therein the input data, based on respective operation clock signals 3-1 to 3-15 generated by a clock signal generating part 3, and stores the sampled data in respective FITOs 2-1 to 2-15.例文帳に追加

この場合、メモリ部２は、クロック信号生成部３が生成する各動作クロック信号３−１〜３−１５に基づいて入力データをサンプリングし、サンプリングしたデータを各ＦＩＦＯ２−１〜２−１５に保存する。 - 特許庁

The enable sources and the gate are laid out on a chip so that an enable signal reaches the logic gate at a slow point of time in an evaluation phase of each clock cycle and a clock (62) to drive the chip has a frequency.例文帳に追加

イネーブル信号が、各クロックサイクルの評価フェーズ中の遅い時点で前記論理ゲートに到達するように、イネーブルソースとゲートはチッフ゜上に配置され、チップを駆動するクロック(62)はある周波数を有する。 - 特許庁

To provide a digital broadcast receiver that realizes a reference clock output section with a non-feedback type oscillator by avoiding the use of a voltage-controlled oscillator causing a factor of cost increase in order to take system clock synchronization with a transmitter side.例文帳に追加

デジタル放送受信機において、送出側とシステムクロック同期をとるために、コストアップの一因となる電圧制御発振器の使用を避け、無帰還型の発振器を有するリファレンスクロック出力部を実現すること。 - 特許庁

To provide a semiconductor integrated circuit and a test method for enabling an at_speed test at a fundamental clock frequency for data transfer between clock domains in a synchronous divided-by-2 relationship.例文帳に追加

同期した１／２の分周関係にあるクロックドメイン間でのデータ転送に対する基本クロック周波数によるａｔ＿ｓｐｅｅｄテストを行なうことのできる半導体集積回路およびテスト方法を提供する。 - 特許庁

In detail, a clock signal 5 of a fixed cycle and an enable signal 6 used to count frequencies of a clock signal 5 for its effective term are outputted to the modules 2 mounted on the baseboard 1.例文帳に追加

詳細には、ベースボード１に搭載されたモジュール２に対し、一定周期のクロック信号５と、その有効期間中のクロック信号５の振動数を計数するために用いられるイネーブル６信号とを出力する。 - 特許庁

To provide a clock control circuit capable of supplying a clock for a test optionally to a flip flop circuit such as a latch built in a logic circuit, and capable of improving flexibility for the test of the logic circuit.例文帳に追加

論理回路に組み込まれたラッチなどのフリップフロップ回路に対し、テスト用クロックを任意に供給することができ、論理回路のテストの柔軟性を改善することが可能なクロック制御回路を提供すること。 - 特許庁

In a hardware-based logical emulation environment, communication of time multiplexed data signals among clock regions is controlled during emulation, by using a buffer 30 inserted into a common signal path among the asynchronous clock regions.例文帳に追加

ハードウェア・ベースの論理エミュレーション環境で非同期クロック領域間の共通信号経路に挿入されたバッファ３０を利用して、エミュレーション中にクロック領域間の時間多重化データ信号の通信を管理する。 - 特許庁

In accordance with a reference timing clock MCLK generated by the multi-output clock generating circuit 110, the timing signal generating circuit 105 generates a plurality of timing signals for controlling operation of the CCD sensor 104.例文帳に追加

タイミング信号回路１０５は、多出力クロック生成回路１１０により生成された基準タイミングクロックＭＣＬＫに従い、ＣＣＤセンサ１０４の動作を制御するための複数のタイミング信号を発生する。 - 特許庁

Furthermore, this method includes a step to distinguish a transition between clock systems by analyzing an integrated circuit, and a step to insert an additional memory element into a location having the transition of the clock systems in the integrated circuit.例文帳に追加

この方法はさらに、集積回路を分析することで、クロックシステム間の遷移を識別するステップ、および追加のメモリ要素を集積回路内の前記クロックシステムの遷移を持つ箇所に挿入するステップを含む。 - 特許庁

A clock driver forming region 3 is arranged so as to form clock drivers overlapping with a ring wiring 1 and a mesh wiring 2 arranged extending over a semiconductor substrate region in a plane view.例文帳に追加

半導体基板領域上にわたって延在して配置されるリング配線（１）およびメッシュ配線（２）と平面図的に見て重なり合うようにクロックドライバを形成するクロックドライバ形成領域（３）を配置する。 - 特許庁

Two clock signals generated by a tester are formed in an input/ output buffer arrangement area 3 through input/output pads 5b, 5c, and sent to a function buffer 7b having an input/output buffer and a clock synthesizing circuit.例文帳に追加

テスタから発生する２つのクロック信号は、入出力パッド５ｂ、５ｃを介して、入出力バッファ配置エリア３に形成され、入出力バッファとクロック合成回路を有する機能バッファ７ｂに送られる。 - 特許庁

A PLL circuit 2 controls the phase and frequency of a clock signal C0 to be supplied to a synchronous circuit body 1 based on a clock signal C0' outputted from a buffer circuit group in the body 1.例文帳に追加

ＰＬＬ回路２は、同期式回路本体１のバッファ回路群から出力されたクロック信号Ｃ_0 ′に基づいて、同期式回路本体１に供給するクロック信号Ｃ_0 の位相および周波数を制御する。 - 特許庁

A SDRAM comprises a clock buffer 21 receiving a clock signal CLK, an input buffer 31 inputting a mask control signal DQM and an input buffer 33 inputting input data DQ to be written in a DRAM core.例文帳に追加

ＳＤＲＡＭは、クロック信号ＣＬＫを受けるクロックバッファ２１と、マスク制御信号ＤＱＭを入力する入力バッファ３１と、ＤＲＡＭコアへ書き込む入力データＤＱを入力する入力バッファ３３とを含む。 - 特許庁

Further, the internal clock signals CLKB1 and CLKB2 are generated with one-shot pulses and then when external clock signals are ceased in self-refreshment mode etc., the internal clocks are reset, so that the device never malfunctions.例文帳に追加

また、内部クロック信号ＣＬＫＢ１，ＣＬＫＢ２をワンショットパルスで生成することにより、セルフリフレッシュモード等で外部クロック信号が停止した場合には内部クロック信号がリセットされ、装置は誤動作することがない。 - 特許庁

The rising edge of the charge clock and the falling edge of the charge clock are provided in a period with positive or negative polarity of the voltage between the plurality of the pixel electrodes and the counter electrode.例文帳に追加

複数の画素電極と前記対向電極との間の電圧の極性が正極性及び負極性の各極性の期間に、前記チャージクロックの立ち上がりエッジ及び前記チャージクロックの立ち下がりエッジを有する。 - 特許庁

The plurality of successive data are respectively acquired from a stream in which reference information for reproducing a clock synchronized with a system clock during generation on an acquisition side is multiplexed.例文帳に追加

上記課題を解決するために、生成時のシステムクロックと同期の取れたクロックを取得側で再現するための参照情報が多重化されたストリームの中から、連続した複数のデータの各々を取得する。 - 特許庁

Further, the clock control circuit 123 controls a clock supplied to the Fourier transform part 131 and readout control circuit 115 to perform operation only in the operation period of the Fourier transform part 131 as the rear stage.例文帳に追加

また、クロック制御回路１２３により、後段のフーリエ変換部１３１の動作期間のみ動作するように後段のフーリエ変換部１３１及び読み出し制御回路１１５に供給するクロックを制御する。 - 特許庁

The input stop circuit and output stop circuit stop a PLL input clock and a PLL output clock in the start timing of a front porch of a vertical synchronization signal during the resolution switching.例文帳に追加

入力停止回路及び出力停止回路は、ＣＰＵ１１の制御の下、解像度切替の際、垂直同期信号のフロントポーチの開始タイミングでＰＬＬ入力クロックとＰＬＬ出力クロックを阻止する。 - 特許庁

To obtain a digital synchronous circuit capable of outputting an output clock signal OUTCLK having no hazard in the case of selecting one among a plurality of clock signals CLK1 to CLKn synchronizing with an input data signal DIN.例文帳に追加

入力データ信号ＤＩＮと同期した複数にクロック信号ＣＬＫ１〜ＣＬＫｎの内の一つを選択するときに、ハザードのない出力クロック信号ＯＵＴＣＬＫが出力されるデジタル同期回路を得る。 - 特許庁

To easily and optimally adjust the phase of a latch clock in a multiplexer circuit for converting parallel N-channel low speed data into one- channel serial high speed data by latching the data with a latch clock respectively and multiplexing the data.例文帳に追加

並列Ｎチャネル低速データを夫々ラッチクロックによりラッチして多重化することにより１チャネル直列高速データに変換する多重化回路において、ラッチクロックの位相を容易にかつ最適に調整可能とする。 - 特許庁

To detect deviation in frequency of a sub clock oscillation circuit provided to a sub circuit with a very simple circuit configuration even when clock oscillation circuits are independently separately provided to a main circuit and the sub circuit.例文帳に追加

メイン回路とサブ回路に独立して別々にクロック発振回路を設ける回路構成としながら、サブ回路に設けているサブクロック発振回路の周波数のずれを極めて簡単な回路構成で検出する。 - 特許庁

To reduce EMI by more effectively spreading the spectrum of the clock signal in a semiconductor integrated circuit having a function to reduce any EMI by frequency modulation of a clock signal.例文帳に追加

クロック信号を周波数変調することによって電磁障害を低減する機能を有する半導体集積回路において、クロック信号のスペクトルをさらに効果的に拡散させることによりＥＭＩを低減する。 - 特許庁

The number of clock signals corresponding to the servo frame is calculated by using the eccentric component stored in the storage part, and a frequency correction amount corresponding to the servo frame is calculated by using the calculated number of clock signals.例文帳に追加

さらに、記憶部に記憶されている偏心成分を用いてサーボフレームに対応するクロック信号数を算出し、算出したクロック信号数を用いて、サーボフレームに対応する周波数補正量を算出する。 - 特許庁

To prevent a condition of synchronization from becoming adverse when an input of a reference clock (fi) is recovered again even when there is a few difference in frequencies of (fi)and an output clock (fo) when the input of (fi) is interrupted.例文帳に追加

リファレンスクロック（ｆｉ）の入力が断になったときにこのｆｉと出力クロック（ｆｏ）との周波数にわずかな差があっても、再びｆｉの入力が復帰したときに、同期の具合が悪化しないようにする。 - 特許庁

To provide a clock supply circuit, a control method, an information processor, a program and a medium for suppressing current fluctuation as much as possible in staring or stopping the supply of a clock signal to a circuit block.例文帳に追加

回路ブロックにクロック信号を供給或いは供給停止する場合に電流変動を可及的に抑制し得るクロック供給回路、制御方法、情報処理装置、プログラム、及び媒体を提供する。 - 特許庁

In a first method for adjusting a frequency of the dot clock, the image data are first acquired by using a dot clock which is generated by a temporary multiplication number, and the length of an effective signal region on one line of the image data is obtained.例文帳に追加

ドットクロックの周波数調整の第１の方法では、まず、仮の逓倍数で生成されたドットクロックを用いて画像データを取得し、この画像データの１ライン上の有効信号領域の長さを求める。 - 特許庁

Moreover, if the device generates a clock synchronizing to a clock of another communication device, first switching parts 12, 24 switch outputs of loop filters 7, 20 to input in voltage controlled crystal oscillator circuits 5, 18.例文帳に追加

また、他の通信装置のクロックに同期させたクロックを生成する場合には、第１切り替え部１２・２４は、ループフィルタ７・２０の出力を電圧制御水晶発振回路５・１８に入力させるように切り替える。 - 特許庁

To provide a sampling conversion device capable of sampling-converting input data and outputting the resulting data, so as to be in synchronism with the clock that has a frequency different from that of an input clock, and reducing the error of output sample data.例文帳に追加

入力クロックと異なる周波数のクロックに同期するように、入力データをサンプリング変換して出力できるとともに、出力サンプルデータの誤差を低減できるサンプリング速度変換装置を提供する。 - 特許庁