「Clock In」に関連した英語例文の一覧と使い方(62ページ目) - Weblio英語例文検索

To provide a data taking-in circuit which can output at a high speed external data taken in response to a write trigger signal, in synchronization with a system clock signal.例文帳に追加

書き込みトリガ信号に応じて取り込まれた外部データを、システムクロック信号に同期して高速で出力することのできるデータ取り込み回路を提供する。 - 特許庁

To provide a high-speed clock distribution network capable of reducing difference in amplitudes of standing-waves in a transmission path, and supplying signals from an arbitrary position in a grid network.例文帳に追加

グリッド網において、伝送路上での定在波の振幅差を減少させ、任意の位置から信号の供給を可能とする高速クロック分配網の提供。 - 特許庁

In a multi-level transmission scheme, a data part uses a mapping system using full values, and in a header part, data transmission is performed in a frame structure using a mapping system multiplexing a clock.例文帳に追加

多値伝送方式において、データ部では全値を用いたマッピング方式を用い、ヘッダ部ではクロックを多重したマッピング方式を用いたフレーム構造でデータ伝送を行う。 - 特許庁

To provide a DLL circuit in which phase comparison is performed between a value smoothing a first clock output through an LPF and a second clock signal delaying a first clock signal, and a value smoothing the output of a clock signal frequency-dividing an edge of an UP/DN signal, as an output result of a phase comparator, into 1/2 is adjusted through negative feedback control using an operational amplifier.例文帳に追加

第１のクロック出力をＬＰＦで平滑化した値と、第１のクロック信号を遅延した第２のクロック信号の位相比較を行い、位相比較器の出力結果であるＵＰ／ＤＮ信号のエッジを１／２に分周したクロック信号の出力をＬＰＦで平滑化した値を、オペアンプを用いた負帰還制御で調整するＤＬＬ回路を提供する。 - 特許庁

Since the transmission path length of the clock whose source is the frequency signal of the exclusive crystal oscillator may be short compared to the transmission path length of the clock whose source is the frequency signal of an oscillation part inside the decoder, the influence on the clock, of high frequency noise inside the electronic equipment is reduced, and the amount of jitters generated in the pixel clock to be transmitted to the external equipment is reduced.例文帳に追加

デコーダ内の発振部の周波数信号をソースとするクロックの伝送路長に比較して専用の水晶発振器の周波数信号をソースとするクロックの伝送路長は短くて済むことで、電子機器内での高周波ノイズによるクロックへの影響が低減され、外部の機器に伝送されるピクセルクロックに発生するジッタの量を低減できる。 - 特許庁

The high transmission rate interface includes: a clock detection circuit adapted for receiving a data stream and detecting a specific data format in the data stream so as to extract clock information from the data stream; and a data extraction circuit coupled to the clock detection circuit and adapted for sampling the data stream according to the clock information and extracting an image data according to sampling results.例文帳に追加

高伝送速度インターフェースは、データストリームを受信し、データストリームからクロック情報を抽出するためにデータストリームにおける特定データ形式を検出するよう適応されるクロック検出回路と、クロック検出回路に結合され、クロック情報に応じてデータストリームをサンプリングし、サンプリング結果に応じて画像データを抽出するよう適応されるデータ抽出回路を含む。 - 特許庁

The display control device 1 for the game machine is provided with a VDP 13 for inputting a video signal and a synchronizing signal to an LCD 3, a clock frequency control part 9 for changing a frequency of a clock to be outputted to the VDP 13 in accordance with inputted frequency setting data, and a crystal oscillator 15 for supplying a reference clock to the clock frequency control part 9.例文帳に追加

本発明の遊技機の表示制御装置１は、ＬＣＤ３に映像信号と同期信号とを出力するＶＤＰ１３と、入力される周波数設定データに応じてＶＤＰ１３に対して出力するクロックの周波数が変化するクロック周波数調整部９と、クロック周波数調整部９に基準クロックを供給する水晶発振器１５とを備える。 - 特許庁

A first comparator for comparing a noninverted clock signal inputted from a PADI with an inverted clock signal inputted from a PADR, a second comparator for comparing the noninverted clock signal with reference voltage Vref, and a third comparator for comparing the inverted clock signal with the reference voltage Vref are provided in a differential buffer part DB 1, and their outputs are defined as Y, YI and YR, respectively.例文帳に追加

差動バッファ部ＤＢ１内に、ＰＡＤＩから入力される非反転クロック信号及びＰＡＤＲから入力される反転クロック信号を比較する第１比較器、非反転クロック信号と参照電位Ｖrefとを比較する第２比較器、反転クロック信号と参照電位Ｖrefとを比較する第３比較器とを設け、それぞれの出力をＹ、ＹＩ、ＹＲとする。 - 特許庁

At the time of switching output from first input clock signals CLKIN_A to second input clock signals CLKIN_B, the output inhibition period of the first input clock signals is started on the basis of output signals from a first flip-flop group 10 which fetches the inverted signals nSEL of selection signals SEL in response to the first input clock signals CLKIN_A.例文帳に追加

第１の入力クロック信号ＣＬＫＩＮ＿Ａから第２の入力クロック信号ＣＬＫＩＮ＿Ｂに出力を切り替える際には、選択信号ＳＥＬの反転信号ｎＳＥＬを第１の入力クロック信号ＣＬＫＩＮ＿Ａに応答して取り込む第１のフリップフロップ群１０からの出力信号に基づいて、第１の入力クロック信号の出力禁止期間が開始される。 - 特許庁

The semiconductor integrated circuit 1 also includes a clock control circuit 13 generating pulse control signals for supplying the PLL clock to the two or more flip-flops from the detection timing of the edge detection circuit 12, and a clock gating circuit 14 supplying the PLL clock to the two or more flip-flops from the pulse control signal in the test mode of the two or more flip-flops.例文帳に追加

また、半導体集積回路１は、エッジ検出回路１２の検出タイミングに基づいて、ＰＬＬクロックを複数のフリップフロップに供給させるためのパルス制御信号を生成するクロック制御回路１３と、複数のフリップフロップのテストモード時には、パルス制御信号に基づいてＰＬＬクロックを複数のフリップフロップに供給するクロックゲーティング回路１４とを有する。 - 特許庁

The voice receiving device 8 carries out flow control by the FIFO flow control amplitude of a setting value for an output clock 28 when it outputs voice data stored in a FIFO 27 synchronously with the output clock 28, and the value of the FIFO flow control amplitude is set variable according to the precision of a transmitting side clock 17 and the precision of a receiving side clock 23.例文帳に追加

ＦＩＦＯ２７に蓄積された音声データを出力クロック２８に同期して出力する際に、前記出力クロック２８に対して、設定された値のＦＩＦＯフロー制御振幅によるフロー制御を行う音声受信装置８であって、ＦＩＦＯフロー制御振幅の値が、送信側クロック１７の精度と受信側クロック２３の精度とに応じて変更可能に設定されること。 - 特許庁

The electronic device system including the electric circuit parts of the same constitution operating with the clock signals of the same frequency delays the phases of the clock signals by delaying the source clock signal generated in an oscillator 9 by a delay circuit 10, and supplies the clock signals to the electronic circuit parts (TWINS-A6 and TWINS-B7) of the same constitution.例文帳に追加

同一周波数のクロック信号で動作する同一構成の複数の電子回路部を含有する電子装置システムにおいて、クロック信号を生成する発振器９で生成した原クロック信号を遅延回路１０で遅延させることによりクロック信号の位相をずらせて各同一構成の複数の電子回路部（ＴＷＩＮＳ−Ａ６とＴＷＩＮＳ−Ｂ７）に供給する。 - 特許庁

A terrestrial digital reception part 15 and a clock extraction part 16 for receiving a terrestrial digital broadcast signal and extracting a clock from the reception signal are provided in addition to a line interface 13 for extracting a clock from a line signal of a wired transmission line and a GPS reception part 11 as well as a PPS reception part 12 for generating a clock from a time signal from a GPS communication satellite.例文帳に追加

有線伝送路の回線信号からクロックを抽出するラインインタフェース１３とＧＰＳ通信衛星からの時報信号よりクロックを生成するＧＰＳ受信部１１及びＰＰＳ受信部１２に加えて、地上波ディジタル放送信号を受信して、その受信信号からクロックを抽出する地上波ディジタル受信部１５及びクロック抽出部１６を設ける。 - 特許庁

An LIU 1 extracts a clock signal from the Iub signal, a framer 2 inputs a digital signal outputted from the LIU 1 to detect frame synchronization and errors, a phase-locked loop 10 generates a clock signal in synchronization with the extracted clock signal, and a BB circuit 7 and an RF circuit 8 operate, based on a clock signal outputted from the phase locked loop 10.例文帳に追加

ＬＩＵ１がＩｕｂ信号からクロック信号を抽出し、フレーマ２がＬＩＵ１から出力されたディジタル信号を入力してフレーム同期および誤り検出し、位相同期ループ１０が抽出されたクロック信号に同期したクロック信号を生成し、ＢＢ回路７とＲＦ回路８が位相同期ループ１０から出力されるクロック信号に基づいて動作する。 - 特許庁

The master device 10 includes an inner clock generating circuit 11 generating a master side clock signal CLKM, input circuits 121 to 12m sampling the transmission data signal in response to it and a phase comparing circuit generating a phase adjustment instructing signal SADJOUT based on a timing reference signal and the master side clock signal, and the phase adjusting circuit adjusts the phase of the slave side clock signal CLKSOUT corresponding to the phase adjustment instructing signal.例文帳に追加

マスタデバイス１０は、マスタ側クロック信号ＣＬＫ_Ｍを生成する内部クロック発生回路１１と、それに応答して伝送データ信号をサンプリングする入力回路１２_１〜１２_ｍと、タイミング基準信号とマスタ側クロック信号とに基づいて位相調整指示信号Ｓ_ＡＤＪ^ＯＵ^Ｔを生成してスレーブ側クロック信号ＣＬＫ_Ｓ^ＯＵＴの位相を調整する。 - 特許庁

A semiconductor integrated circuit 10 is provided with a clock generating circuit 13 for generating a first clock, a test data generating circuit 15, which subjects the first clock to phase modulation so as to generate test data to which a jitter is added while using the modulated clock, a data extraction circuit 14 for extracting reproduced data by sampling the test data, and a detection circuit 16 for detecting errors in the reproduced data.例文帳に追加

半導体集積回路１０は、第１のクロックを生成するクロック生成回路１３と、第１のクロックを位相変調し、かつこの変調されたクロックを用いてジッタが付加されたテストデータを生成するテストデータ生成回路１５と、テストデータをサンプリングして再生データを抽出するデータ抽出回路１４と、再生データのエラーを検出する検出回路１６とを具備する。 - 特許庁

To obtain a clock generation circuit having a PLL circuit and capable of evading the generation of abnormality at the switching of clocks independently of the signal levels of a current reference frequency dividing clock and a switched reference frequency dividing clock and the signal level of a comparing frequency dividing signal at the switching of clocks, and capable of sharply easing limitation in frequencies to be used for an input reference clock.例文帳に追加

クロック切り替え時において、現状の基準分周クロックと切り替わり先の基準分周クロックの信号レベルや、比較分周信号の信号レベルに関わらず、クロック切り替え時の異常を回避することができ、更に入力基準クロックに用いる周波数の制限を大幅に緩和することができる、ＰＬＬ回路を有したクロック生成回路を得る。 - 特許庁

A re-convergence path detecting method includes (A) implementing a static timing analysis associated with a pair of a clock terminal and a register included in the design circuit and calculating a maximum and a minimum of clock delay from the clock terminal to the register, and (B) comparing the calculated maximum and minimum with each other to decide whether there is a re-convergence path between the clock terminal and register.例文帳に追加

再収斂パス検出方法は、（Ａ）設計回路に含まれるクロック端子とレジスタのペアに関して静的タイミング解析を実行し、クロック端子からレジスタへのクロック遅延の最小値及び最大値を算出することと、（Ｂ）算出された最小値と最大値とを比較することにより、クロック端子とレジスタとの間の再収斂パスの有無を判定することと、を含む。 - 特許庁

A CPU 5 decides a minimum power supply voltage at which this apparatus can be operated and a frequency of a clock signal on the basis of a setting value stored in a ROM 36 and controls the voltage and the frequency of the clock signal outputted from clock generators 1-23 and regulators 28-32 supplying the clock signal and the power supply voltage to each controller.例文帳に追加

ＣＰＵ５は、設定された動作モードと解像度及びフレームレートにより、この装置が動作可能な最低限の電源電圧、クロック信号の周波数をＲＯＭ３６に格納された設定値を基に決定し、これら各コントローラにクロック信号や電源電圧を供給する各クロック発生器１９〜２３、レギュレータ２８〜３２の出力するクロック信号の周波数、電圧値を制御する。 - 特許庁

The semiconductor device operates according to an internal clock based on the system clock, inputs/outputs data synchronized with the internal clock, and has a phase-locked loop for generating the internal clock and a switch element for switching delay paths to be inserted in a feedback loop with respect to the phase-locked loop on the basis of data input/output of the semiconductor device.例文帳に追加

半導体装置は、システムクロックに基づいた内部クロックで動作し、前記内部クロックに同期してデータを入出力する半導体装置であって、前記内部クロックを生成する位相同期回路と、前記半導体装置のデータの入出力に基づいて、前記位相同期回路に対するフィードバックループに挿入される遅延パスを切り替えるスイッチ素子とを有する。 - 特許庁

To provide a projector or the like capable of appropriately executing determination associated with authentication even if a setting of a built-in clock is not normal when the authentication is executed by using the built-in clock and an electronic certificate so as to generate an image.例文帳に追加

内蔵時計と電子証明書を用いた認証を行って画像を生成する際に、内蔵時計の設定が正常でない場合であっても認証に関する判定を適切に行うことが可能なプロジェクター等を提供すること。 - 特許庁

Thus, even if a variation occurs in the transistor characteristics or the resistance value in individual device, the clock signal ADCK2 which shifted the phase of the basic clock signal ADCK1 can be supplied to the A/D converter to minimize the noise component.例文帳に追加

こうして、製造段階で、個々の装置毎にトランジスタ特性や抵抗値にバラツキが生じたとしても、各装置別に、ノイズ成分が最小になるように基本クロック信号ADCK1の位相をシフトしたクロック信号ADCK2をＡ/Ｄコンバータに供給できる。 - 特許庁

Timing adjustment is applied to a first internal clock signal generated from an external clock signal (CLK) in a chip 1 or in a substrate where the chip is mounted, or the like at the operation analysis time of the chip 1 or between chips, and the operation at that time is observed.例文帳に追加

チップ１もしくはチップ間の動作解析時においてチップ１内又はチップが実装された基板内の外部のクロック信号（ＣＬＫ）などから生成された第１の内部クロック信号にタイミング調整を施し、その時の動作を観測する。 - 特許庁

A time registering unit 114, when detecting the connection of a detachable USB memory 11 which has stored a predetermined set time information in advance, registers the set time information 136 in an RTC clock generating unit 72 and starts clock operation.例文帳に追加

時刻登録部１１４は、所定の設定時刻情報を予め記憶した着脱自在なＵＳＢメモリ１１の接続を検出した際に、その設定時刻情報１３６をＲＴＣクロック発生部７２に登録して時計動作を開始させる。 - 特許庁

Then a frequency division clock generated by a frequency divider circuit 104 reaches '1' in a timing earlier by one clock before the count of the 2nd counter 107 is decremented resulting in increase of a ratio of a control voltage generated by a phase comparator 101 reaching '1'.例文帳に追加

すると、分周回路１０４で生成される分周クロックは、第２のカウンタ１０７のカウント値が減少する前よりも１クロック分早いタイミングで「１」となり、位相比較器１０１で生成される制御電圧が「１」となる割合が増える。 - 特許庁

In arranging the respective cells in the functional blocks BL and determining the wiring paths inside the blocks, a template expressing a clock tree CT is generated, the respective cells are allocated and the wiring paths are determined on the basis of the clock tree CT expressed on the template.例文帳に追加

機能ブロックＢＬ内の各セルの配置とブロック内配線経路の決定とを行う際には、クロック木ＣＴを表すテンプレートを生成し、このテンプレート上に表されたクロック木ＣＴに基づいて、各セルの配置や配線経路の決定を行う。 - 特許庁

To provide an externally synchronized sampling apparatus and an externally synchronized sampling method for suppressing attenuation of an external synchronizing clock signal, so as to be capable of preventing intrusion of noise during synchronization processing in the case of sampling a circuit in a measurement instrument at an external synchronizing clock.例文帳に追加

外部同期クロックによって、計測機器内の被サンプリング回路をサンプリングする際に外部同期クロック信号の減衰を抑え、同期処理中のノイズの混入を防止可能な外部同期サンプリング装置及び外部同期サンプリング方法を得る。 - 特許庁

The voltage V110 outputted by the booster circuit 110 and the liquid crystal panel driving reference voltage V100 are compared in a voltage comparing circuit 170 and based on the compared result, frequency of a booster clock S160 is changed in a clock control circuit 160.例文帳に追加

昇圧回路１１０が出力する電圧Ｖ１１０と液晶パネル駆動基準電圧Ｖ１００とを電圧比較回路１７０で比較し、比較結果に基づいて、クロック制御回路１６０で昇圧クロックＳ１６０の周波数を変化させる。 - 特許庁

With respect to the frequency of the noise to be determined measured in the first step, a clock pulse having the corresponding noise reduced by the frequency modulation from among the plurality of clock pulses is determined as the noise source in the second step.例文帳に追加

第１ステップにおいて測定された判別すべきノイズの周波数に対して、上記第２ステップにおいて上記複数のクロックパルスのうち上記周波数変調により上記対応するノイズが低減しているクロックパルスをノイズ源と判定する。 - 特許庁

Clocks generated in a clock generating circuit 11 are inputted to the analog-to-digital converting circuit 15 as sampling clocks and analog-to-digital conversions are performed for every sampling clock in the circuit 15 and the converted digital signal is outputted to a memory 16 to be stored.例文帳に追加

アナログ−ディジタル変換回路１５にはクロック発生回路１１で生成したクロックがサンプリングクロックとして入力され、サンプリングクロック毎にアナログ−ディジタル変換が行われ、変換されたディジタル信号は、メモリ１６に出力され、記憶される。 - 特許庁

The wireless device comprises a detection unit for detecting a drop of clock accuracy of the wireless device and a transmission control unit for controlling in such a way that transmission is performed in a abnormal time transmission mode when the detection unit has detected the drop of clock accuracy.例文帳に追加

無線機は、前記無線機の時刻精度低下を検出する検出部と、前記検出部によって前記時刻精度低下が検出されると、送信を異常時送信モードで行うように制御をする送信制御部と、を備えている。 - 特許庁

Since a beacon interval is measured not by using beacon interval information stored in the beacon but by using a timer clock in the terminal, clock accuracy between the base station and the terminal does not have to be strictly matched with each other and then this system becomes inexpensive.例文帳に追加

ビーコンに格納されたビーコン間隔情報を用いるのではなく、端末内のタイマクロックを用いてビーコン間隔を計測するので、基地局および端末のクロック精度を厳密に一致させる必要がなく、したがってシステムが安価になる。 - 特許庁

A first state transition section shifts 3-bit signals N154 to N156 in a direction depending on a value of data 112 in response to the leading of the clock, and outputs the signal subjected to holding and inversion by using the clock to first latch outputs N134 to N136.例文帳に追加

第１の状態遷移部は、クロックの立ち上がりに対応して、３ビット信号Ｎ１５４〜Ｎ１５６をデータ１１２の値で決まる方向に遷移し、クロックでホールドして反転した結果を第１のラッチ出力Ｎ１３４〜Ｎ１３６へ出力する。 - 特許庁

When it is judged that data in the synchronizing register are valid, data are supplied synchronously from an appropriate synchronizing register so that readjusted data can be caught using a system clock of which a receiving circuit is readjusted for specific transition of the clock when it is judged that data in the synchronizing register are valid.例文帳に追加

同期化レジスタ内のデータが有効であると判断されると、クロックの特定の遷移に対して受ける回路が再調整されたデータをシステムクロックを使用して捕捉できるように、データは適切な同期化レジスタから同期的に供給される。 - 特許庁

To provide a clock generating circuit capable of restraining oscillation frequency from the clock generating circuit from varying, due to changes in output voltage, following discharge characteristics of a battery and of effectively utilizing residual amount of electricity stored in the battery.例文帳に追加

バッテリーの放電特性に伴う出力電圧の変化によるクロック生成回路からの発信周波数の変動を抑制し、かつバッテリーの蓄電残量を有効利用することのできるクロック生成回路を提供することを課題とする。 - 特許庁

In the stop mode of the sensor 11, the oscillation frequency of the clock signal CLK outputted from the oscillation circuit 13 is controlled so as to be an oscillation frequency that is smaller than the oscillation frequency of the clock signal CLK in the operation mode.例文帳に追加

センサ部１１の停止モード時においては、発振回路１３から出力されるクロック信号ＣＬＫの発振周波数は、動作モード時におけるクロック信号ＣＬＫの発振周波数よりも小さい発振周波数となるように制御される。 - 特許庁

Consequently, in a system incorporating a semiconductor memory, a frequency of a system clock can be made half without reducing a data input/output rate for the semiconductor memory, power consumption of a clock synchronizing circuit in a system can be reduced.例文帳に追加

この結果、半導体記憶装置が搭載されるシステムにおいて、半導体記憶装置に対するデータ入出力レートを下げることなく、システムクロックの周波数を２分の１にでき、システム内のクロック同期回路の消費電力を削減できる。 - 特許庁

A plurality of the modes include an imaging mode, where an object is imaged to acquire image data and a non imaging mode for conducting other processing and a changeover means sets the clock frequency in the non imaging mode lower than the clock frequency in the imaging mode.例文帳に追加

複数のモードには、撮像を行い画像データを取得する撮像モードとそれ以外の処理を行う非撮像モードとがあり、切り換え手段は、非撮像モードにおけるクロック周波数を、撮像モードにおけるクロック周波数よりも低く設定する。 - 特許庁

In periods TT1 to TT3 within a period tCKE in which a clock enable signal CKE is active, the supply of a control clock SD_CLK from the memory controller 1 to a synchronous semiconductor memory device 12 can be stopped.例文帳に追加

クロックイネーブル信号ＣＫＥがアクティブ状態である期間ｔＣＫＥのうち、期間ＴＴ１、ＴＴ２、ＴＴ３において、メモリ制御装置１から同期型半導体記憶装置１２への制御クロックＳＤ＿ＣＬＫの供給を停止することができる。 - 特許庁

A signal from a clock pulse generator 21 is sent to laser driving devices 22 and 23 and the laser driving devices 22 and 23 respectively drive first and second lasers 24 and 25 in the same timing as the pulse outputted from the clock pulse generator in a regular state.例文帳に追加

クロックパルス発生器２１からの信号は、レーザ駆動装置２２、２３に送られ、通常の状態では、レーザ駆動装置２２、２３は、共にクロックパルス発生器から出力されるパルスと同タイミングで、それぞれ第１レーザ２４、第２レーザ２５を駆動している。 - 特許庁

Since the data signal provided via the data wiring and a clock/command address signal provided via the clock wiring/command address wiring are transmitted and received in the DRAMs and the MC at distinct timing, circuits for matching the timing are arranged in the DRAMs and the MC.例文帳に追加

データ配線を通して与えられるデータ信号と、クロック配線／コマンド・アドレス配線を通して与えられるクロック／コマンド・アドレス信号とは、異なるタイミングでDRAM及びMCにおいて送受されるから、タイミングを整合する回路をDRAM及びMCに設ける。 - 特許庁

In a digital reproduction signal inputted to a mark length detecting part 202, the mark length is measured by a channel clock, while the phases deviation between an edge in each mark and the clock is detected as a phase error signal.例文帳に追加

マーク長検出部２０２に入力されたデジタル再生信号は、チャネルクロックによりマーク長が計測されると共に、各マークにおけるエッジとクロックの位相のずれを位相誤差検出部２０３において位相誤差信号として検出する。 - 特許庁

In the test of the semiconductor device, since the clock of the scan chain need not be longer than the cycle of the clock of the pattern generator, increase in the number of the clocks of the pattern generator necessary for the test is avoided, and thereby the test time is avoided from increasing.例文帳に追加

半導体装置のテストにおいて、スキャンチェインのクロックをパタン発生器のクロックの周期よりも長くする必要がないので、テストに必要なパタン発生器のクロック数の増加が回避され、それによりテスト時間が増加するのが回避される。 - 特許庁

To provide an image forming method and an image forming device which prevent magnifications in the horizontal direction from being varied by the influence of frequency dispersion of a clock even in the case that a frequency dispersed clock is applied to a write system of the image forming device.例文帳に追加

画像形成装置の書き込み系に周波数分散クロックを適用した場合であっても、クロックの周波数分散の影響によって水平方向の倍率が変動することのない画像形成方法および画像形成装置を提供する。 - 特許庁

To provide a musical performance clock generating device capable of generating musical performance clocks being in tune with progress of a musical piece in any of musical pieces stably and to provide a data reproducing device, a musical performance clock generating method, a data reproducing method, and a program.例文帳に追加

どのような楽曲においても、安定して楽曲の進行にあわせた演奏クロックを生成することができる演奏クロック生成装置、データ再生装置、演奏クロック生成方法、データ再生方法およびプログラムを提供すること。 - 特許庁