「Critical Path」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To flexibly secure a highly reliable communication path also to mission critical communication service which tends to become severe in communication quality.例文帳に追加

通信品質要求の厳しい傾向にあるミッションクリティカルな通信サービスに対しても柔軟に信頼性が高い通信経路を確保する。 - 特許庁

To provide an evaluation method capable of recognizing each delay condition outside an LSI easily, by regarding a combined logic circuit between flip-flops inside the LSI as a critical path.例文帳に追加

ＬＳＩ内部のフリップフロップ間組合せ論理回路をクリティカル・パスとして、各々の遅延状態をＬＳＩ外部で容易に知る。 - 特許庁

Then, the clock signal is changed to the target value (TK) and a critical path generating the error of a setup condition is detected.例文帳に追加

次いで、クロック信号を目標値（ＴＫ）に変更してセットアップ条件のエラーが生じるクリティカルパスを検出する。 - 特許庁

The manufacturing time is reduced by reversing the processing order of parts having much time to wait and that of parts in the critical path.例文帳に追加

余裕時間がある部品とクリティカルパスの部品の処理順序を入れ替えることによって、製造期間を短縮する。 - 特許庁

In this case, weighting is performed such as limitation to a part having high influence to circuit delay by the occurrence of the connection fail of a critical path, or the like.例文帳に追加

またこの際、クリティカルパス等接続不良の発生による回路遅延への影響の高い部位に限定する等の重み付けを行う。 - 特許庁

To provide a semiconductor integrated circuit which is prevented from malfunctioning due to the delay of a data signal on a critical path.例文帳に追加

クリティカルパス上でのデータ信号の遅延による誤動作を防ぐことができる半導体集積回路を得ることが目的である。 - 特許庁

By previously calculating a possible value for the branch metrics in RSSE, pipelining and critical path shortening are enabled.例文帳に追加

ＲＳＳＥにおけるブランチメトリクスに対するあり得る値が、事前計算されることにより、パイプライン化およびクリティカルパスの短縮化が可能となる。 - 特許庁

The control part 21 predicts the required time for each job by use of the set improvement rate, and recalculating the critical path.例文帳に追加

そして、制御部２１は、設定された改善率を用いて各ジョブの所要時間の予測処理を実行し、再度クリティカルパスを再計算する。 - 特許庁

If no cells having the state dependent delay exist, the 1st current delay time data are displayed as the delay time about a genuine critical path.例文帳に追加

Ｔｔmax ≧Ｔｓ(2) のときはそのクリティカルパス候補を真のクリティカルパスと決定し、最大遅延時間Ｔｔmax を表示する。 - 特許庁

The method creates one or more timing waveforms of the potential aggressor interconnection for each critical path, follows the starting point of the critical path to the ending point thereof and calculates second timing of each cell and each victim interconnection.例文帳に追加

本方法は各クリティカルパスについて潜在的なアグレッサ相互接続の１以上のタイミング波形を生成し、クリティカルパスの開始点から終点までをたどり及び各セル及び各ビクティム相互接続の第２タイミングを計算する。 - 特許庁

Constraints on cell size optimization are that cells on the critical paths should not be sized down and that when a cell which is not on any critical paths is sized down, the delay in the path including the cell should not exceed the upper limit path delay.例文帳に追加

クリティカルパス上に含まれるセルのセルサイズを小さくしないこと、およびクリティカルパス上に含まれないセルのセルサイズを小さくする場合には当該セルを含むパスの遅延が上限パスディレイを超えないことをセルサイズ最適化の制約条件とする。 - 特許庁

Then a 1st supply voltage lower than the primary supply voltage is generated as to the 1st circuit blocks in response to the decision that the operation time of the 1st critical path is shorter than the operation time of the 2nd critical path.例文帳に追加

次に本方法は、第１のクリティカルパスの動作時間が第２のクリティカルパスの動作時間よりも速いという決定に応答して、第１の回路ブロックについての一次供給電圧よりも低い第１の供給電圧を作り出す。 - 特許庁

The route specifying part 14 finds a critical path by performing forward retrieval between a start point job and an end point job among a plurality of specific jobs and further finds a critical path by performing backward retrieval of the specific jobs from the end point job.例文帳に追加

経路特定部１４は、複数の特定ジョブのうち始点ジョブと終点ジョブとの間で順方向検索を行ってクリティカルパスを求め、さらに終点ジョブから特定ジョブを逆方向検索してクリティカルパスを求める。 - 特許庁

The operating speed can be increased by setting the threshold of one of P-channel transistor and N-channel transistor into which net work information of a logic circuit is inputted, which detect critical path included in the net work and compose, at least one logic gate included in the critical path to a low level.例文帳に追加

論理回路のネット情報を入力し、このネットに含まれるクリティカルパスを検出し、クリティカルパスに含まれる少なくとも一つの論理ゲートを構成するＰチャネルトランジスタ、Ｎチャネルトランジスタのいずれか一方の閾値を低く設定することで、高速化される。 - 特許庁

This method includes a stage for determining the operation time of the 1st critical path of the 1st circuit blocks and a stage for determining the operation time of the 2nd critical path of the 2nd circuit block.例文帳に追加

本方法は、第１の回路ブロックについて、第１の回路ブロックの第１のクリティカルパスの動作時間を決定する過程と、第２の回路ブロックについて、第２の回路ブロックの第２のクリティカルパスの動作時間を決定する過程とを含む。 - 特許庁

To provide fast output enable path and method for an integrated circuit device which effectively minimizes gate delay in the data of a critical integrated circuit device and a clock path.例文帳に追加

クリティカルな集積回路装置のデータおよびクロック経路におけるゲート遅延を有効に最小限にする集積回路装置のための高速出力イネーブル経路および方法を提供する。 - 特許庁

To obtain a logic verifying device with a path delay inspecting function added thereto and a logic verifying method for efficiently generating a logic verification pattern only by specifying a critical path found from a timing verification result.例文帳に追加

タイミング検証結果よりわかったクリティカルパスの指定を行うことだけで、論理検証パターンを効率よく作成することのできるパス遅延検査機能付加論理検証装置及び論理検証方法を得ることを目的とする。 - 特許庁

To achieve a layout in which critical paths are estimated by using a path evaluation value indicating the delay of a path, and only paths with a large evaluation value are made to be exception paths, out of paths extracted by an SDC automatic generation tool.例文帳に追加

パスの遅延を示すパス評価値を用いてクリティカルパスを推定し、ＳＤＣ自動生成ツールの抽出したパスのうちで、評価値の大きいパスだけを例外パスとしたレイアウトを可能とする。 - 特許庁

To carry out a memory test at a high speed by evading that the path of an input signal for the memory test or an output signal of the memory becomes the critical path for a memory test, and to reduce further the number of terminals at the memory test.例文帳に追加

メモリテスト時にメモリテスト用入力信号やメモリの出力信号の経路がクリチカルな経路となることを回避してメモリテストを高速に行い、さらにメモリテスト時の端子数を削減する - 特許庁

A drive circuit includes a power supply part for supplying voltage, a current path switching part for switching the current path, a resonance part for generating the drive voltage, and a resonance control part for restraining the drive voltage generated in the resonance part to be in the critical condition.例文帳に追加

駆動回路は、電圧を供給する電源部と、電流の経路を切換える電流経路切換部と、駆動電圧が発生する共振部と、共振部で発生した駆動電圧を臨界状態に抑制する共振抑制部とを備える。 - 特許庁

The regression formula generation part 110 generates a regression formula (a regression formula or n (n is an integral number of 2 or more.) dimension regression formula) Fi reproducing a delay of the critical part (the delay value Di of the critical path CPi or a delay value DNi of the critical net CNi) extracted from the extraction part 104 by using a predetermined regression algorithm Am.例文帳に追加

回帰式生成部１１０は、所定の回帰アルゴリズムＡｍを用いて、抽出部１０４により抽出されたクリティカルパートの遅延（クリティカルパスＣＰｉの遅延値Ｄｉ又はクリティカルネットＣＮｉの遅延値ＤＮｉ）を再現する回帰式（回帰式又はｎ（ｎは２以上の整数）次元回帰式）Ｆｉを生成する。 - 特許庁

On the basis of the table, a node (critical path) in which setup delay may fail is extracted, and then a hold restriction contravention path is extracted by using the information of arrival delay from a start point between the sequential circuits and arrival delay from the end point of between the sequential circuits or path restriction delay-arrival delay (S12).例文帳に追加

このテーブルを基に、セットアップ遅延が破綻するノード（クリティカルパス）を抽出し、さらに、順序回路間の始点からの到達遅延と、前記終点からの到達遅延またはパス制約遅延−到達遅延の情報とを用いてホールド制約違反パスを抽出する(Ｓ１２)。 - 特許庁

Reciprocating current-carrying is performed, by making one-directional current flow in one power transmission path (cable core 10A) to be measured of the plurality of power transmission paths and making reverse-directional current flow in another power transmission path (cable core 10B), and the critical current Ic in the power transmission path to be measured is determined.例文帳に追加

これら複数本の送電路のうち、測定対象となる一本の送電路（ケーブルコア10A）に一方向の電流を、他の一本の送電路（ケーブルコア10B）に逆方向の電流を流して往復通電を行い、測定対象の送電路の臨界電流Icを求める。 - 特許庁

Necessary information is inputted (S101), all cells are automatically arranged (S102), the initial outline wiring for the entire net is carried out (S103), the delay time of each path is calculated in a delay analysis process 104, and a critical path violating the delay constraint value of each path.例文帳に追加

必要な情報を入力し（Ｓ１０１）、全セルの自動配置を行い（Ｓ１０２）、全ネットの初期概略配線を実行し（Ｓ１０３）、遅延解析工程１０４で各パスの遅延時間を計算し、各パスの遅延制約値を違反するクリティカルパスを抽出する。 - 特許庁

The program parallelization support device 1 dectermines a determinacy in at least one dependency relationship of a data dependency, a control dependency and a pointer dependency in a program 12a, extracts a critical path in the program 12a, and extracts a processing instruction which exists on the critical path and has a non-deterministic determinacy in the dependency relationship.例文帳に追加

プログラム並列化支援装置１は、プログラム１２ａ中のデータ依存、制御依存及びポインタ依存の少なくとも１つの依存関係における決定性を判定し、プログラム１２ａのクリティカルパスを抽出し、クリティカルパス上に存在し、かつ依存関係における決定性が非決定的である処理命令を抽出する。 - 特許庁

The method calculates timing windows of the potential aggressor interconnections to calculate each cell on each critical path and first timing of each victim interconnection.例文帳に追加

本方法は潜在的なアグレッサ相互接続のタイミングウインドウを計算し、各クリティカルパス上で各セル及び各ビクティム相互接続の第1タイミングを計算する。 - 特許庁

Smaller particles 640 having diameters less than the critical diameter travel through the arrangement along a second trajectory vector that is not substantially angled with respect to the ink flow path.例文帳に追加

臨界直径より小さい直径を有するより小さい粒子６４０は、この配列を通って、かつインク流路に対して事実上ある角度に曲げられていない第２の軌跡ベクトルに沿って進む。 - 特許庁

Static timing analysis 7 uses delay models 3 prepared by the function blocks and wiring RC information 6 to extract the critical path at chip level by the CAD tool.例文帳に追加

スタティックタイミング解析７は機能ブロック単位に作成された遅延モデル３と配線ＲＣ情報６を使用し、ＣＡＤツールにてチップレベルでのクリティカルパスを抽出する。 - 特許庁

The delay analysis device 500 accepts the input of the timing analysis result of an analysis object circuit 300, and a detection part 502 detects a critical path from the input timing analysis result.例文帳に追加

遅延解析装置５００は、解析対象回路３００のタイミング解析結果の入力を受け付け、検出部５０２により、入力されたタイミング解析結果からクリティカルパスを検出する。 - 特許庁

Thus, no adder AD exists on a loop composed of the shifter SF1, the variable length table T1 and a register R12 to be a critical path and the processing speed can be accelerated rather than conventional one.例文帳に追加

これにより、クリティカル・パスとなるシフタＳＦ１、可変長テーブルＴ１、レジスタＲ１２で構成されるループに、加算器ＡＤが存在しなくなり、従来よりも処理速度を向上させることができる。 - 特許庁

The delay analysis equipment 500 executes critical path detection process by a detection part 503 when a timing analysis result (a timing list 400) is input by an input part 501.例文帳に追加

遅延解析装置５００は、入力部５０１により、タイミング解析結果（タイミングリスト４００）が入力された場合、検出部５０３により、クリティカルパス検出処理を実行する。 - 特許庁

A semiconductor integrated circuit 2 comprising an actual circuit 1 including a multi-stage logic circuit is provided with a test circuit 3 having circuitry identical to that of a logic circuit constituting the critical path P1 of the actual circuit 1.例文帳に追加

多段の論理回路を含む実回路１からなる半導体集積回路２において、前記実回路１のクリティカルパスＰ１を構成する論理回路と同じ回路構成のテスト回路３を設けた。 - 特許庁

To provide a data processor suitable for reducing a circuit scale and improving critical path to reduce operation load in performing multiplication and accumulation by a block floating system.例文帳に追加

ブロックフローティング方式により乗累算を行う場合において、回路規模を縮小するとともに、クリティカルパスを改善して演算負荷を低減するのに好適なデータ演算処理装置を提供する。 - 特許庁

A control circuit 24, based on the critical path delay characteristics of the monitoring circuit 22 at the voltage V2, supplies an instruction signal corresponding to the voltage V2 to the voltage generating circuit 25.例文帳に追加

電圧Ｖ２におけるモニタ回路２２のクリティカルパス遅延特性に基づいて、制御回路２４は、電圧Ｖ２に対する指示信号を電圧発生回路２５に供給する。 - 特許庁

With such a configuration, appropriate data diffusion is achieved without requiring an excessive critical path, resulting in a configuration exhibiting high implementation efficiency and safety.例文帳に追加

本構成により、クリティカルパスを過大にすることなく適切なデータ拡散が実現され、実装効率および安全性の高い構成を実現することができる。 - 特許庁

A library for a circuit element and the placement/connection information including an output block are input and a critical path and an error net are further input.例文帳に追加

回路素子についてライブラリおよび出力ブロックを含んだ配置・接続情報を入力し、さらにクリティカルパスおよびエラーネットを入力する。 - 特許庁

Then, a first probability density distribution calculation part 504 calculates the probability density distribution of the critical path, and a second probability density distribution calculation part 505 calculates the probability density distribution of all the paths from the mean delay distribution.例文帳に追加

つぎに、第１の確率密度分布算出部５０４により、クリティカルパスの確率密度分布を算出し、第２の確率密度分布算出部５０５により、平均遅延分布から全パスの確率密度分布を算出する。 - 特許庁

Then, STA(static timing analysis) S5-3 in consideration of the voltage drop quantity is executed, so that timing information can be acquired, and a critical path is recognized according to the timing information.例文帳に追加

電圧降下量を考慮可能なＳＴＡ（静的タイミング解析）Ｓ５−３を実施してタイミング情報を得ると共に、このタイミング情報よりクリティカルパスの認識を行う。 - 特許庁

The upper limit path delay is used to find critical paths where cell resizing may affect the operation timing of the entire semiconductor integrated circuit.例文帳に追加

上限パスディレイを用い、セルサイズの変更が半導体集積回路全体の動作タイミングに影響を与える可能性のあるクリティカルパスを求める。 - 特許庁

To perform efficient generation of a test pattern capable of taking account of connection relation of instances on a critical path and avoiding an incorrect test, in creation of a test pattern of a semiconductor integrated circuit.例文帳に追加

半導体集積回路のテストパタンの作成において、クリティカルパス上のインスタンスの接続関係を考慮し、かつ、誤テストを回避するテストパタンの生成を効率的に行う。 - 特許庁

In this way, it is possible to operate the gate circuit 1 on the critical path at high speed, suppressed the overall leakage current and reduce the power consumption.例文帳に追加

これにより、クリティカルパス上のゲート回路１を高速動作させることができ、かつ全体的なリーク電流も抑制でき、消費電力の低減が図れる。 - 特許庁

The extraction of an evanescent wave is executed by making the light beam 2 emitted from the light source 1 incident by an angle which is equal to or larger than a critical angle and forming a total reflection surface and moving an optical member, so that an optical path is changed.例文帳に追加

光源１から発せられた光線２を臨界角以上で入射し全反射面を形成し、光学部材を移動させる事によりエバネッセント波の抽出を行い光路変更する。 - 特許庁

For example, an F/F (frip-frop) chain circuit 21 for a SCAN test to activate the critical path 12 in the combination circuit 11 is configured by using SCAN F/F (frip-frop for scan test) (1) 21a to SCAN F/F (5) 21e having MUXs 22a-22e.例文帳に追加

たとえば、組み合わせ回路１１のクリティカルパス１２を活性化させるためのＳＣＡＮテスト用Ｆ／Ｆチェーン回路２１を、ＭＵＸ２２ａ〜２２ｅ付きのＳＣＡＮ Ｆ／Ｆ（１）２１ａ〜ＳＣＡＮ Ｆ／Ｆ（５）２１ｅを用いて構成する。 - 特許庁

To provide an arithmetic circuit whose delay in a critical path in the process of converting plural digits of a target binary number successively into a number based on the radix X is small.例文帳に追加

変換対象の２進数の複数のビットを順次Ｘ進数に変換していく処理においてクリティカルパスの遅延が小さい演算回路を提供する。 - 特許庁

To make it possible to grasp a chip size and a critical path in the early stage of designing.例文帳に追加

チップサイズ及びクリティカルパスを設計初期段階で把握し、改善するための機能ブロックのモデル作成によるＬＳＩ設計システム及びそのＬＳＩ設計方法を提供する。 - 特許庁