「Data Bit」に関連した英語例文の一覧と使い方(89ページ目) - Weblio英語例文検索

The reception system 220 of a data reproducing device 200 receives the data stream, discriminates the added null packet according to the identification code, eliminates the null packet and outputs a data stream coinciding with that of the MPEG 2 encoder 110 of a bit rate Abps to an MPEG decoder 210.例文帳に追加

データ再生装置２００の受信システム２２０は、これを受信し、付加されたＮＵＬＬパケットを識別コードにより判別して削除し、ビットレートＡｂｐｓのＭＰＥＧ２エンコーダ１１０と一致するデータストリームをＭＰＥＧ２デコーダ２１０へ出力する。 - 特許庁

The image processor that outputs multi-bit data includes: an output data processing circuit 10 dividing an output phase in the direction of transition of output data D[n] to D[n+7]; and an output clock phase changing circuit 40 that controls the output phase.例文帳に追加

多ビットデータ出力を行う画像処理装置は、出力データＤ［ｎ］〜Ｄ［ｎ＋７］の遷移方向により出力位相を分割できる出力データ処理回路１０と、出力位相を制御する出力クロック位相変更回路４０とを有している。 - 特許庁

To provide a method for transmitting data, comprised of bits with higher priority and bits with lower priority output from a coder, using a high- order modulator, where a bit stream comprised of at least 3 bits represents one symbol and includes a first bit part having higher reliability and a second bit part with lower reliability.例文帳に追加

少なくとも３ビットからなるビット列が１つのシンボルを表し、前記ビット列が信頼度の高い第１ビット部分及び相対的に信頼度の低い第２ビット部分を含む高次数変調器を使用して、符号器から出力される重要度の高いビット及び相対的に重要度の低いビットから構成されたデータを伝送する方法を提供する。 - 特許庁

Although a value to be latched is predicted to be within a prescribed range in some latch timing by the latch circuit 26, an 8-bit value to be inputted to the CPU 40 can not be predicted even by latch timing because the bit sequence change bus 28 changes a bit sequence and the value is inputted to the data input terminals D0 to D7 of the CPU 40.例文帳に追加

ラッチ回路２６によるラッチのタイミングによっては、ラッチされる値は所定の範囲内になると予測可能となるが、ビット順列変更バス２８によりビットの順列が変更されてＣＰＵ４０のデータ入力端子Ｄ０〜Ｄ７に入力されるから、ＣＰＵ４０に入力される８ビットの値はラッチのタイミングによっても予測することができない。 - 特許庁

The conversion Hofmann table 1 is read by an address generating means 2 composed of a counter 3 as a +1 adder and a selector 4, input data are extracted, bit by bit, by a bit extraction and decision part 5 according to read flags, and the readout address of the conversion Hofmann table 1 is controlled according to the values of the bits to make a binary tree search.例文帳に追加

＋１加算器であるカウンタ３とセレクタ４からなるアドレス生成手段２により、前記変換ハフマンテーブル１を読み出し、読み出されたフラグに応じてビット抜出し及び判定部５により入力データを１ビットずつ抜出し、そのビットの値に応じて、変換ハフマンテーブル１の読み出しアドレスを制御して二分木探索を行う。 - 特許庁

Input image data are developed into a plurality of bit planes from MSB to LSB, a first encoding path is generated for each bit plane, arithmetic encoding is performed according to the first encoding path, an arithmetic encoding quantity is controlled from a target code amount, an arithmetic code break-off point is determined, and the resultant arithmetic code break-off point is changed into a bit plane boundary.例文帳に追加

入力画像データをＭＳＢからＬＳＢまでの複数のビットプレーンに展開し、各ビットプレーン毎に第１の符号化パスを生成し、第１の符号化パスに従って算術符号化し、目標となる符号量から算術符号化量を制御し、算術符号打ち切り点を決定し、得られた算術符号打ち切り点をビットプレーン境界に変更する。 - 特許庁

A NOR type flash memory 1 is provided with bit lines BL to which a plurality of nonvolatile memory cells MC1 to MC4 in which data can be re-written electrically are connected, a voltage detection type sense amplifier VSA provided corresponding to the bit lines BL, and a selection transistor SQ provided between connection paths of the bit lines BL and the voltage detection type sense amplifier VSA.例文帳に追加

ＮＯＲ型フラッシュメモリ１は、電気的にデータの書き換えが可能な複数の不揮発性のメモリセルＭＣ１ないしＭＣ４が接続されたビット線ＢＬと、ビット線ＢＬに対応して備えられる電圧検出型センスアンプＶＳＡと、ビット線ＢＬと電圧検出型センスアンプＶＳＡとの接続経路間に備えられる選択トランジスタＳＱとを備える。 - 特許庁

A synchronized frame includes the synchronizing signal and a run length limited code and the synchronizing signal includes a synchronization pattern consisting of a bit pattern with run length larger than the maximum run length and an additional bit pattern with the run length longer than the minimum run length arranged in the rear of the bit pattern when the digital data is stored in a sector consisting of a plurality of synchronized frames and successively transmitted.例文帳に追加

ディジタルデータを複数の同期フレームからなるセクタに収容して順次伝送する際に同期フレームは同期信号とランレングスリミテッドコードとを含み、同期信号は最大ランレングスよりも大なるランレングスのビットパターンとその後方に配置された最小ランレングスよりも長いランレングスの付加ビットパターンとからなる同期パターンを含む。 - 特許庁

To provide a sense amplifier circuit in which read-out speed is high and power consumption is low by stabilizing a potential of a bit line and making to flow a second current being smaller than a first current in a bit line for a fixed time to read out data of a memory cell after making a first current to quickly flow through a memory cell connected to a bit line.例文帳に追加

ビット線に接続するメモリセルに対して第１の電流を急速に流した後に、ビット線の電位を安定化させてメモリセルのデータを読み出すために第１の電流より小さい第２の電流を一定時間ビット線に流すことにより、読み出し速度が高速でかつ消費電力が小さいセンスアンプ回路を提供する。 - 特許庁

To perform multiplex transmission of a plurality of digital video signals which is not synchronized horizontally or vertically in spite of being subjected to bit synchronization with a transmission system in which word string data formed by undergoing 8B/10B conversion and word synchronous data addition are made serial data and are transmitted on the basis of data to be transmitted.例文帳に追加

伝送されるべきデータに基づいて８Ｂ／１０Ｂ変換及びワード同期データ付加を経て形成されたワード列データが、シリアルデータとされて送出される伝送方式をもって、ビット同期はとられているが、水平同期及び垂直同期がとられていない複数のディジタル映像信号を多重伝送できるものとする。 - 特許庁

To provide a device and a method by which a geometrical shape is defined with good accuracy even for a site specified a geometric constraint relation without losing information on the shape of a corner by transforming three-dimensional bit map data or point group data into B-reps data having smaller data capacity .例文帳に追加

本発明の目的は、３次元のビットマップデータや点群データをデータ容量がより小さいＢ−ｒｅｐｓデータに変換でき、この際、コーナーの形状情報を失わずに、幾何学的な拘束関係が指定されている部位でも精度良く幾何形状を定義できる装置及び方法を提供することにある。 - 特許庁

Binary data are formed with a frequency modulation signal in which two kinds of a high frequency signal and a low frequency signal are combined and data equivalent to one character are formed by the number of prescribed bits and a parity bit and binary data are demudulated by detecting the presence or absence of a peak point in a fixed time interval from the reproduced signal waveforms of a recorded data signal.例文帳に追加

高低２種の周波数信号を組み合わせた周波数変調信号で２値データを形成し、その所定ビット数とパリティビットにより１文字分のデータを形成し、記録データ信号の再生信号波形より一定の時間間隔内でのピーク点の有無を検出して２値データを復調する。 - 特許庁

The inputted stream is divided into video coding data and audio coding data in a separation part 101, VPTS is calculated by a VPTS calculation part 106 on the basis of frame rate of the video coding data and an APTS is calculated in an APTS calculation part 110 on the basis of bit rate or the frame rate of the audio coding data.例文帳に追加

入力されたストリームを分離部１０１においてビデオ符号化データとオーディオ符号化データとに分離し、該ビデオ符号化データのフレームレートに基づいてＶＰＴＳ計算部１０６でＶＰＴＳを計算し、該オーディオ符号化データのビットレート又はフレームレートに基づいてＡＰＴＳ計算部１１０でＡＰＴＳを計算する。 - 特許庁

The data of a character with edge of 12 bits are expressed by a code of 16 bits and stored in a ROM 108, and read to a decoder 110 through a ROM bus of 16 bits as a display data s108 when displayed, and the decoder 110 converts the 16-bit code into a character data s110 and the edge data s111 of 12 bits.例文帳に追加

１２ドットの縁付き文字データを１６ビットのコードで表わしてＲＯＭ１０８に格納し、表示時に表示データｓ１０８として１６ビットのＲＯＭバスを通してデコーダ１１０に読み出し、デコーダ１１０により１６ビットのコードが１２ドットの文字データｓ１１０と縁データｓ１１１とに変換する。 - 特許庁

In a bit-stream syntax of slice video compression data which are video compression data of a slice structure, a slice start code and an initial register value that should be used as a register value at the start of arithmetic decoding in the next transmission unit as a slice header for slice video compression data in units of slice video compression data are multiplexed.例文帳に追加

スライス構造の映像圧縮データであるスライス映像圧縮データのビットストリームシンタックスにおいて、スライス映像圧縮データ毎に、各スライス映像圧縮データのスライスヘッダとして、スライス開始コードと、次の伝送単位の算術復号の開始時に用いるレジスタ値として用いるべき初期レジスタ値とを多重化する。 - 特許庁

This controller driver (2) includes drive processing circuits (21, 23, and 24) which receive background image bit map data (5) corresponding to a background image and font data (6) representing characters to be superposed on the background image, and a font drawing circuit (22) which generates character pixel data (25) for pixels where a character is displayed from the front data (6).例文帳に追加

本発明によるコントローラドライバ（２）は，背景画像に対応した背景画像ビットマップデータ（５）と，背景画像に重ねあわせる文字を表すフォントデータ（６）とを受け取る駆動処理回路（２１，２３，２４）と，フォントデータ（６）から文字が表示される画素の文字用画素データ（２５）を生成するフォント描画回路（２２）とを含む。 - 特許庁

A data receiving terminal equipment judges that a data receiving state is poor by using a buffer content 18 and a receiving bit rate 19 of a radio terminal equipment, informs the that user the data receiving state is poor by using an alarm display signal 19, and urges to move to a place where the data receiving state is good.例文帳に追加

上記課題は，無線端末のバッファ量１８、受信ビットレート１９を用いて、データ受信状態が悪いことを判定し、警告表示信号１９を用いてユーザにデータ受信状況が悪いことを通知し、データ受信状況のよくなる場所への移動を促すことによって解決される。 - 特許庁

The controller extracts a material code from filing data (g) during CM material data recording, collates a material code in OA data (h) with the material code from the user's bit detection circuit during CM data sending, and outputs a notice if the result of the collation is coincident or an alarm (f) to the outside if the result is not coincident.例文帳に追加

コントローラは、ＣＭ素材データ収録時にはファイリングデータｇ中の素材コードを抽出し、ＣＭデータ送出時にはＯＡデータｈ中の素材コードとユーザーズビット検出回路からの素材コードとを照合し、照合の結果が一致なら通知、不一致なら外部へのアラームｆをそれぞれ出力する。 - 特許庁

An image processor comprises: a memory control circuit for receiving pixel data for multiple frames in order of the frames, and storing it in a frame memory; an image processing circuit for using a high-order bit portion of the pixel data stored in the frame memory to generate processed pixel data; and an output circuit for outputting the processed pixel data.例文帳に追加

画像処理装置は、複数のフレームの画素データを、フレームの順番に受信し、フレームメモリに記憶するメモリ制御回路と、フレームメモリに記憶された画素データの上位ビット部分を利用して処理済み画素データを生成する画像処理回路と、処理済み画素データを出力する出力回路とを備える。 - 特許庁

This apparatus, by a CLUT section 113 changes each of plural graphics data(GD)s into transparent color data or colored data using a transparent judging bit, synthesizes the plural changed GDs by a synthetic graphic means 114, and selects the synthetic GD and the same any of GD as specified data with the graphic switch means 117.例文帳に追加

ＣＬＵＴ部１１３で、複数のグラフィックスデータ（ＧＤ）の各々を透明判定ビットを用いて透明色データ又は有色データに変換し、グラフィック合成手段１１４で、その変換された複数のＧＤを合成し、グラフィック切替手段１１７で、その合成ＧＤ及び、指定データと同一のＧＤの何れかを選択する。 - 特許庁

Next, when a read command is issued, the row decoder 18 selects one of the word lines WL to be activated which has been selected in accordance with the active command, and also senses data from the already selected bit lines LBL, GBL, and outputs read data by selecting data of the address designated by the read command from among the data.例文帳に追加

次に、リードコマンドにより、ロウデコーダ１８がアクティブコマンドに応じて選択されたワード線ＷＬから活性化する１本のワード線ＷＬを選択するとともに、既に選択されたビット線ＬＢＬ、ＧＢＬからセンスし、そのデータの内、リードコマンドで指定されたアドレスのデータを選択してリードデータを出力する。 - 特許庁

Then, one hash function is applied to a new electronic data replacing the bit data two or more times according to a predetermined rule, and thereby one hash value representing the electronic data is derived, and this hash value is related with the rule and the electronic data held in the memory 9 and is sent to the communication terminal 11.例文帳に追加

そして、ビットデータが置換された新たな電子データに対して一つのハッシュ関数を所定規則に従って複数回適用することにより、電子データを表す一つのハッシュ値を導出し、このハッシュ値をメモリ９に保持されているルール及び電子データと関連付けて通信端末１１に送る。 - 特許庁

A data write-in current control circuit 51 can control easily a direction of a data write-in current flowing in a pair of bit lines as a going and returning current in accordance with a level of write-in data by setting each of data lines IO and /IO to each one side of a high potential state (Vcc) and a low potential state (Vss).例文帳に追加

データ書込電流制御回路５１は、データ線ＩＯおよび／ＩＯのそれぞれを高電位状態（Ｖｃｃ）および低電位状態（Ｖｓｓ）の一方ずつに設定することにより、往復電流としてビット線対を流れるデータ書込電流の方向を書込データのレベルに応じて簡易に制御できる。 - 特許庁

The three dimensional bit map data (BMD) with large volume and reduced three-dimensional BMD acquired by reducing three-dimensional BMD acquired by rendering the three-dimensional BMD are stored, the reduced three-dimensional BMD is processed, the processed data is stored, the processed data is sent to a display device, and the data is displayed.例文帳に追加

本発明は、大容量の３次元ビットマップデータ（ＢＭＤ）と、３次元ＢＭＤをレンダリングして得た３次元ＢＭＤを縮小してなる縮小３次元ＢＭＤのデータを記憶し、この縮小３次元ＢＭＤのデータに処理を加え、処理後のデータを記憶し、更に、処理後のデータを表示装置に送り、このデータを表示する。 - 特許庁

A pattern detecting section 50 detects whether or not a line is a vertical line in a width of one dot based on a target pixel and a pattern of two-bit data of a peripheral pixel adjacent thereto in a main scanning direction and a data converting section 60 converts multi-value data of the pixel forming the vertical line to light emission data so as to enlarge the width of the vertical line.例文帳に追加

パターン検出部５０は注目画素とその主走査方向に隣接する周辺画素の２ビットデータのパターンに基づいて１ドット幅の縦線か否かを検出し、データ変換部６０は縦線の幅が太くなるようにその縦線を構成する画素の多値データを発光データに変換する。 - 特許庁

In the case of writing processing to the specific word, the defective bit replacement processing circuit 104 converts the WRITE DATA for x bits into the RAW WRITE DATA for x+y bits to be written in the data cells and the redundant cells using the FAIL DATA to be written in the memory cell array 102.例文帳に追加

指定ワードへの書き込み処理であれば、不良ビット代替処理回路１０４は、ＦＡＩＬ ＤＡＴＡを用いて、ｘビット分のＷＲＩＴＥ ＤＡＴＡをデータセルと冗長セルに書き込むｘ＋ｙビットのＲＡＷ ＷＲＩＴＥ ＤＡＴＡに変換し、メモリセルアレイ１０２に書き込む。 - 特許庁

In accordance with a bit shift quantity outputted from a pattern judging block 10 and data S16 to S18, the average of the image data of the object boundary pixel positioned in one direction or image data of the object boundary pixel positioned in both of the directions is written as image data in an image area excepting for an object in a pattern in the memory.例文帳に追加

パターン判定ブロック１０が出力するビットシフト量と、Ｓ１６乃至Ｓ１８のデータとに応じて、一方向に位置するオブジェクト境界画素の画像データまたは両方向に位置するオブジェクト境界画素の画像データの平均値を、メモリにおけるパターン内のオブジェクト外の画像領域に画像データとして書き込む。 - 特許庁

An image data managing part 2 inserts a fill bit into an image data outputted from the part 5, when the quantity of the image data stored in the part 5 falls below the fill insertion capacity threshold, and also the line number of the image data stored in the part 5 falls below the fill insertion line number threshold.例文帳に追加

画データ管理部２は、画データ蓄積部５に蓄積されている画データの容量がフィル挿入容量しきい値を下回り、かつ、画データ蓄積部５に蓄積されている画データのライン数がフィル挿入ライン数しきい値を下回ると、画データ蓄積部５から出力される画データにフィルビットを挿入する。 - 特許庁

The system (100B in Fig.1B) and the method are used for reducing error propagation in a video data stream, refreshing macro blocks, reducing frame rates in a video data stream, generating error correction information for a media stream, performing bit-rate allocation for a video data stream, and detecting scene changes in a video data stream.例文帳に追加

本発明の実施の形態は、ビデオデータストリームの誤り伝搬の低減、マクロブロックのリフレッシュ、ビデオデータストリーム内のフレームレートの低減、媒体ストリームの誤り訂正情報の生成、ビデオデータストリームのビットレート割り当ての実行、及びビデオデータストリーム内のシーン変化の検出を行うシステム（図１Ｂ、１００Ｂ）及び方法を提供する。 - 特許庁

A printer driver 26 in a hard disk 18 of a host computer 10 is integrated with a plotting data processing program for developing plotting data into bit map data as a program for development being a plurality of independent divided programs acquired by sub-dividing the plotting data processing program into parts corresponding to respective plotting instructions.例文帳に追加

ホストコンピュータ１０のハードディスク１８内のプリンタドライバ２６には、描画データをビットマップデータに展開するための描画データ処理プログラムが、この描画データ処理プログラムを各描画命令に対応する部分に細分化した複数の独立した分割プログラムである展開用プログラムとして組み込まれている。 - 特許庁

In decoding trial listening data by encoding data indicating 0-bit allocation to each four encoding units on the high area side out of quantization accuracy information QN and normalization coefficient information NP as trial listening data including dummy data, the spectral coefficient information of an area Neg part is neglected.例文帳に追加

ダミーデータを含む試聴用データとして、量子化精度情報ＱＮ及び正規化係数情報ＮＰの内の、高域側のそれぞれ４つずつの符号化ユニットに対して０ビット割り当てを示すデータを符号化することにより、この試聴用データを復号する際には、領域Ｎegの部分のスペクトル係数情報が無視される。 - 特許庁

Table output data Dout0 and Dout1 corresponding to first table input data RA0 to be address-inputted to an LUT memory 12 and second table input data RA1 to which 1 is added are outputted, and interpolated outside the LUT memory 12, and output data whose bit depth is larger than that of the LUT memory 12 are obtained.例文帳に追加

ＬＵＴメモリ１２にアドレス入力する第１のテーブル入力データＲＡ０と、これに１を足した第２のテーブル入力データＲＡ１のそれぞれに対応したテーブル出力データＤｏｕｔ０，Ｄｏｕｔ１を出力し、ＬＵＴメモリ１２の外部で内挿補間して、ＬＵＴメモリ１２よりもビット深さの大きい出力データを得る。 - 特許庁

The low bit rate coding apparatus for coding image data obtained by interlace scanning generates block non-interlace data and block interlace data, selects either one of the generated data, codes the selected data, adds information indicating the selected data to the coded data, and uniformly codes the image data in a series of process including the coding by a pair of predetermined basic processing blocks continued in a common vertical direction.例文帳に追加

インターレース走査により得られる画像データを符号化する高能率符号化装置では、ブロックノンインターレースデータとブロックインターレースデータとを生成し、当該生成されたそれぞれのデータの内のいずれか一方のデータを選択して符号化を行い、どちらのデータを選択したかを示す情報を上記符号化されたデータに付加し、そして、これら符号化を含む一連の処理における画像データを、共通な垂直方向に連続するペアの所定の基本処理ブロックによって統一的に行う。 - 特許庁

The management device 110 generates and transmits a TRL formed from data that expresses terminal IDs of all terminals to be invalidated (i.e. terminals whose IDs have a common bit string), by only the value and the position of the common bit string in the IDs, to the content key distribution device 120.例文帳に追加

管理装置１１０は、端末ＩＤ中の一部のビット列が共通な全ての無効化端末の端末ＩＤを、その一部のビット列の位置及び値のみで表現したデータからなるＴＲＬを生成してコンテンツ鍵配信装置１２０に送信する。 - 特許庁

For an analog image signal to which a black level is imparted at an AGC+S/H circuit 101, A/D conversion is performed under such a state as one bit for correction is added by an A/D converter 102 thus generating digital image data 113 of N+1 bit (2^n+1).例文帳に追加

ＡＧＣ＋Ｓ／Ｈ回路１０１でブラックレベルを付与されたアナログ画像信号に対し、Ａ／Ｄコンバータ１０２で補正用の１ビットを追加した状態でＡ／Ｄ変換を行うことにより、Ｎ＋１ビット（２^ｎ＋１）のデジタル画像データ１１３を生成する。 - 特許庁

To suppress a square error caused in a decoded signal small and enhance the subject image quality by properly selecting a lower-order bit plane or a lower-order sub-bit plane whose code is omitted or aborted in a coding process or a recompression process of coded data.例文帳に追加

符号化プロセス又は符号化データの再圧縮プロセスにおいて、符号を省略もしくは破棄する下位ビットプレーン又は下位サブビットプレーンを適切に選択することにより、復号した信号に生じる二乗誤差を小さく抑え、また主観画質を向上させる。 - 特許庁

The ferroelectric memory device 100 comprises: a plurality of bit lines BL1-BLn; a plurality of memory cells MC storing data; a sense amplifier 150; and a positive charge cancellation circuit 190 extracting a positive charge charged to each of the plurality of bit lines BL1-BLn.例文帳に追加

強誘電体メモリ装置１００は、複数のビット線ＢＬ１〜ＢＬｎと、データを記憶する複数のメモリセルＭＣと、センスアンプ１５０と、複数のビット線ＢＬ１〜ＢＬｎのそれぞれに帯電する正電荷を引き抜く正電荷キャンセル回路１９０とを備える。 - 特許庁

A semiconductor storage device comprises: plural bit lines; plural word lines; a source line; a magnetic tunnel junction element and a transistor connected in series between the bit lines and the source line; and a sense amplifier which detects data stored in the magnetic tunnel junction element.例文帳に追加

半導体記憶装置は、複数のビット線と、複数のワード線と、ソース線と、ビット線と前記ソース線との間に直列に接続された磁気トンネル接合素子およびトランジスタと、磁気トンネル接合素子に格納されたデータを検出するセンスアンプとを備える。 - 特許庁

The pulse width determination part 11 is provided with a 3-bit counter which outputs a counted value while counting the number of end point reference pulses and a comparator which determines the end point of the liquid crystal driving voltage pulse at the time of coincidence between the counted value from the 3-bit counter and the value of FRC data.例文帳に追加

パルス幅決定部１１には、終点基準パルスのパルス数をカウントしつつ、カウント値を出力する３ビットカウンタと、３ビットカウンタからのカウント値とＦＲＣデータの値とが一致したときに液晶駆動電圧パルスの終点を定めるコンパレータとを備える。 - 特許庁

The magnetic storage device reads the phase shift amount measuring bit formed on a magnetic storage medium 4 to output a playback signal, determines whether the playback signal is unfixed and measures a phase shift amount to a data recording bit of the write clock based on the determination result.例文帳に追加

磁気記憶装置が、磁気記憶媒体４に形成された位相ずれ量測定用ビットを読み取って再生信号を出力し、再生信号が不定であるかを判断し、判断結果に基づいて、ライトクロックのデータ記録用ビットに対する位相ずれ量を測定する。 - 特許庁

A comparator 22 compares the mismatched bit number 112 with an error permission bit number 114 stored in an error permission memory 20 to generate a phase detection signal 116, and a timing control circuit 24 corrects the phase of a data incorporating clock 120 on the basis of the signal 116.例文帳に追加

比較器22では、不一致ビット数112と誤り許容メモリ20に格納されている誤り許容ビット数114とを比較して位相検出信号116を生成し、タイミング制御回路24では位相検出信号116に基づいてデータ取り込みクロック120の位相を補正する。 - 特許庁

The optical transmission apparatus and the optical reception apparatus employ the intensity modulation and direct detection system and uses part of a pseudo random number generated by an initial key to designate the presence / absence of bit inversion by each bit of transmission data.例文帳に追加

従来の課題を解決するために、本発明の光送信装置及び光受信装置は、強度変調、直接検波方式を有し、初期鍵により生成される擬似乱数の一部を用いることで、送信データのビット毎にビット反転の有無を指定するものである。 - 特許庁

Because the coding processing is changed into the fixed bit rate when the free disk capacity P becomes the prescribed amount LM or below, the recordable remaining time can accurately be displayed by calculating the recordable remaining time from the bit rate at this moment and the free disk capacity of the data storage.例文帳に追加

空き容量Ｐが所定量ＬＭ以下となったときに符号化処理が固定ビットレートに切り換えられるので、このときのビットレートとデータストレージの空き容量から記録可能残り時間を算出することで、記録可能残り時間を精度良く表示できる。 - 特許庁

A management device 110 generates the TRL composed of data expressing the terminal ID of all invalidated terminals having a common bit stream in one part of the terminal ID only with the position and value of the bit stream in one part and transmits the TRL to a contents key distributor 120.例文帳に追加

管理装置１１０は、端末ＩＤ中の一部のビット列が共通な全ての無効化端末の端末ＩＤを、その一部のビット列の位置及び値のみで表現したデータからなるＴＲＬを生成してコンテンツ鍵配信装置１２０に送信する。 - 特許庁

This device is provided with a serial output circuit for outputting a bit clock generated from a fixed clock, a channel clock for dividing data by identifying a left channel/a right channel, and varying an output rate by changing the number of bit clocks in the channel clock.例文帳に追加

固定クロックから生成されるビットクロックと、左チャンネル／右チャンネルを識別してデータを区切るチャンネルクロックと、シリアルデータを出力し、チャンネルクロック内のビットクロックの数を変えることによって出力レートを可変するシリアル出力回路を有するように構成した。 - 特許庁