「External clock」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

An input terminal IN is input with a use information signal (an area A1a) showing use information of the external clock and an input signal A1 comprising the external clock (an area A1b).例文帳に追加

入力端子ＩＮには、外部クロックの使用情報を示す使用情報信号（領域Ａ１ａ）及び外部クロック（領域Ａ１ｂ）からなる入力信号Ａ１が入力される。 - 特許庁

A row address holding part 122 and a column address holding part 132 fetch the row address and column address of a memory cell Cell in synchronization with external clock signals inputted successively from an external clock terminal.例文帳に追加

ロウアドレス保持部１２２及びカラムアドレス保持部１３２は、外部クロック端子から順次入力される外部クロック信号に同期して、メモリセルＣｅｌｌのロウアドレス及びカラムアドレスを取り込む。 - 特許庁

External synchronization oscillators 52, 62 receive the synchronization clock signals CK1, CK2 from the outside and generate external synchronization cycle signals CT_-EXT/CTP_-EXT, BCT_-EXT which are in synchronization with the clock signal CK1.例文帳に追加

外部同期発振器（５２、６２）は、外部からの同期クロック信号（ＣＫ１、ＣＫ２）を受け、クロック信号ＣＫ１と同期した外部同期周期信号（ＣＴ＿ＥＸＴ／ＣＴＰ＿ＥＸＴ、ＢＣＴ＿ＥＸＴ）を生成する。 - 特許庁

Consequently, reproduction using an external high-precision clock can be performed without switching the external clock even when applied to a DVD player which reproduces a plurality of different media.例文帳に追加

そのため、複数の異なるメディアを再生するＤＶＤプレーヤへの応用でも、外部の高精度クロックを使用した高品位な再生が外部クロックを切り換えることなく可能となる。 - 特許庁

With this configuration, the clock generation circuit 200 can generate a data clock signal speedily without losing speed when an external clock signal XCLK is inputted and is strong against external noise such as grounding power supply bounding.例文帳に追加

この構成によれば、クロック発生回路２００は、外部クロック信号ＸＣＬＫが入力される時、速度損失なく高速にデータクロック信号を発生することができると共に、外部ノイズ（例えば、接地電源バウンシング）に対して強い。 - 特許庁

This device is provided with a frequency-determining circuit 83 which generates a clock signal roughly synchronized in phase with the external clock signal and a fine adjusting circuit 85 generating an internal synchronizing signal which is precisely synchronized in phase with the external clock signal.例文帳に追加

外部クロック信号に粗い精度で位相同期したクロック信号を生成する周波数決定回路（８３）と、外部クロック信号に微細精度で位相同期した内部同期信号を生成する微調整回路（８５）とを設ける。 - 特許庁

Test operation of a semiconductor memory is performed based on an internal clock signal of a high frequency other than an external clock signal, one part of data of a test result obtained synchronizing with the internal clock signal is selected, and the selected data is given to a tester device synchronizing with the external clock signal.例文帳に追加

この発明は、外部クロック信号よりも高周波の内部クロック信号に基づいて半導体記憶装置のテスト動作を実施し、内部クロック信号に同期して得られたテスト結果のデータの一部を選択し、選択したデータを外部クロック信号に同期してテスタ装置に与えて構成される。 - 特許庁

Each latch operates based on an internal clock when it receives and sends data to/from an internal memory block, and operates based on a clock whose phase is aligned to an external clock when it receives and sends data to/from the outside.例文帳に追加

各ラッチは内部のメモリブロックとデータ授受を行うときは内部クロックをもとに動作し、外部とデータを授受するときは外部クロックと位相のそろったクロックで動作する。 - 特許庁

To provide the clock signal generating circuit that generates a system clock signal whose phase is compensated against the deviation in the duty ratio of an input clock signal while reducing the area overhead and relieving the cost load on an external oscillator.例文帳に追加

入力クロック信号のデューティ比崩れに対して位相補償したシステムクロック信号を生成するに、外部発振子におけるコスト的負担、面積オーバーヘッドを軽減する。 - 特許庁

A signal fetched from the outside synchronously to an internal clock PCLK, whose phase is delayed with respect to the external clock, is held in a latch circuit 22 synchronously to the delayed phase-divided clock RSELI.例文帳に追加

外部クロックに対し位相の遅れた内部クロックＰＣＬＫに同期して外部から取り込まれた信号を、遅延分周クロックＲＳＥＬＩに同期してラッチ回路２２に保持する。 - 特許庁

To increase the operation speed by not only shortening delay of an internal clock relative to an external clock as much as possible but also eliminating a need of a clock CDK for dot interleaved data.例文帳に追加

外部クロックに対する内部クロックの遅延を可能な限り小さくすることに加えて、ドットインターリーブしたデータ用のクロックＣＤＫを必要としないようにして、動作速度を高める。 - 特許庁

The external clock signal clkout11 is fed back and inputted to the circuit SMDF11, which generates the internal clock signal dclk11 so that the phase of the signal clkout11 is the same as that of the reference clock signal clkin11.例文帳に追加

タイミング制御回路（ＳＭＤＦ１１）には外部クロック信号を帰還して入力し、外部クロック信号と基準クロック信号が同相になるように内部クロック信号を生成する。 - 特許庁

In this driving method for a liquid crystal display device, clock pulses (a clock insertion signal 5) are inserted in the quiescent period (a) of a clock signal 4 which is supplied from an external controller and a data signal 3 is made to be non-selection data.例文帳に追加

外部コントローラから供給されるクロック信号(４)の休止期間ａに、クロックパルス(クロック挿入信号(５))を挿入し、及び、データ信号(３)を非選択データにするものである。 - 特許庁

To provide a radio controlled clock having an antenna receiving part independent from a clock body, which has high sensitivity with being hardly affected by noise generated in the clock body or in an external device or the like.例文帳に追加

、アンテナ受信部が時計本体と独立した電波時計において時計本体や外部機器で発生するノイズ等の影響を受けにくい、高感度な電波時計を提供する。 - 特許庁

The first signal has the prescribed pulse width synchronizing with an external clock signal CLK, the second signal synchronizes with the clock signal K and has the same duty ratio as the clock signal CLK.例文帳に追加

第１の信号は、外部のクロック信号ＣＬＫに同期する所定のパルス幅を有し、第２の信号は、クロック信号ＣＬＫに同期し、クロック信号ＣＬＫと同じデューティ比を有する。 - 特許庁

The bus state controller forms the external bus control signal at the same timing with external bus clock signals of each of the address areas to be accessed.例文帳に追加

このとき、バスステートコントローラは、アクセスする各アドレスエリアの外部バスクロック信号にタイミングを合わせて外部バス制御信号を形成する。 - 特許庁

When the factor of restoration is the external interruption (S160: external interruption), the half time of the throw-out time is added to the system clock (S180).例文帳に追加

復帰要因が外部割込みの場合には（Ｓ１６０：外部割込み）投入時間の半分の時間をシステムクロックに足し込む（Ｓ１８０）。 - 特許庁

To reduce noise generated toward an external power supply in the switching operation of a clock buffer.例文帳に追加

クロックバッファのスイッチング動作時に外部電源に向かって発生するノイズの低減を図ること。 - 特許庁

The delay line comprises many unit delay devices connected in series and delay an external clock signal.例文帳に追加

遅延ラインは直列連結された多数の単位遅延器を含み、外部クロック信号を遅延させる。 - 特許庁

To maintain an output signal during a longer period of time in an external clock synchronous semiconductor storage device.例文帳に追加

外部クロック同期半導体記憶装置において、より長い間出力信号を維持する。 - 特許庁

An external clock signal EXT-CLK is transmitted to a memory core 50 as a clock signal CLK through first signal transmitting paths 34, 35.例文帳に追加

外部クロック信号ＥＸＴ＿ＣＬＫは、第１の信号伝達経路３４，３５を介して、メモリコア５０にクロック信号ＣＬＫとして伝達される。 - 特許庁

The clock signal from an external clock means 2 is received by a receiving means 11, whose reception time intervals are supplied to a synchronizing means 13.例文帳に追加

外部クロック手段２からのクロック信号は受信手段１１で受信され、その受信時間間隔が同期手段１３に供給される。 - 特許庁

To generate a dot clock which synchronizes to an external image signal, capable of securing a pulse width allowed by a device to which the dot clock is supplied.例文帳に追加

ドットクロックが供給されるデバイスが許容するパルス幅を保証できる、外部映像信号に対して同期しているドットクロックを生成する。 - 特許庁

To provide a semiconductor device having a STBD circuit which can control accurately an internal clock signal for an external clock signal.例文帳に追加

外部クロック信号に対して内部クロック信号を正確に制御することが可能なＳＴＢＤ回路を有する半導体装置を提供する。 - 特許庁

To provide an integrated circuit capable of using an external clock signal or random clock signal as an internal synchronizing signal.例文帳に追加

内部同期信号として、外部クロック信号或いはランダムクロック信号の何れか一方を用いることができるようにした集積回路の提供。 - 特許庁

To provide a DLL circuit capable of precisely generating a delay clock signal, having a prescribed phase difference with respect to an external clock signal.例文帳に追加

外部クロック信号に対して所定の位相差を有する遅延クロック信号を精度良く生成することができるＤＬＬ回路を提供する。 - 特許庁

This semiconductor memory is constituted so that an internal command and an address are processed by an internal clock signal to generate an internal clock signal of a high frequency synchronizing with rising and falling time of an external clock signal and input/output of data is performed, and the device is provided with a clock generating circuit generating an internal clock signal synchronizing with the rising time and the falling time of an external clock signal.例文帳に追加

外部クロック信号のライジングとフォーリング時点に同期した高周波の内部クロック信号を生成させるために、内部クロック信号により内部コマンドとアドレスを処理し、データの入力と出力を行うように構成された半導体メモリ装置であり、外部クロック信号のライジング時点とフォーリング時点に同期した内部クロック信号を生成するクロック発生回路を備えている。 - 特許庁

The controller 6 comprises a switch 6h that, when a first external signal is inputted from an external device, supplies the clock signal inputted from the external device of the counter 6a instead of the clock signal generated by the clock generating circuit, and a switch 6i for supplying a second external signal inputted from the external device to the A/D control section 6f instead of the output of the comparator.例文帳に追加

また、制御装置６が、外部装置から第１の外部信号が入力された時、クロック発生回路が発生するクロック信号に代えて外部装置から入力されるクロック信号をカウンタ６ａへ供給するスイッチ６ｈと、コンパレータの出力に代えて、外部装置から入力される第２の外部信号をＡ／Ｄ制御部６ｆへ供給するスイッチ６ｉを備えている。 - 特許庁

A phase difference signal generation part generates a phase difference signal by calculating a phase difference between an external clock as a clock included in the light signal compensated by the dispersion compensation part and an internal clock as a clock used in an own device.例文帳に追加

位相差信号生成部は、分散補償部によって補償された光信号に含まれるクロックである外部クロックと、自装置内で用いるクロックである内部クロックとの位相差を算出することにより位相差信号を生成する。 - 特許庁

The present invention relates to a clock for operating a CPU or a peripheral circuit being used for one or more computers, and a peripheral device or an external device which utilizes the clock is operated by using a clock generated from a single reference clock.例文帳に追加

一台または複数台のコンピュータで使われているＣＰＵや周辺回路を動作させるクロックと、クロックを利用する周辺機器又は外部機器を、単一の基準クロックから生成したクロックを用いて動作させる。 - 特許庁

At first, the PLL circuit 2 compares the frequency/phase of the clock signal C0' inputted from a buffer circuit group with that of an external clock signal Ck inputted from the external by a frequency/phase comparing parat 20.例文帳に追加

まず、ＰＬＬ回路２は、周波数・位相比較部２０において、バッファ回路群から入力されたクロック信号Ｃ_0 ′と外部から入力された外部クロック信号Ｃ_k との周波数・位相比較を行う。 - 特許庁

To generate a stable internal clock signal in synchronism with the frequency of an external clock signal at a broad band, using a simple configuration and immune to an external disturbance.例文帳に追加

簡単な構成で広帯域の外部クロック信号の周波数に対して同期可能で、しかも、外乱の影響を受けにくいため安定した内部クロック信号を形成する半導体集積回路を提供する。 - 特許庁

The control part 2 shifts into first to seventh states circularly in synchronism with clock signals, outputs signals to an external device 40 in synchronism with the clock signals, and receives signals from the external device 40.例文帳に追加

制御部２は、クロック信号に同期して第１〜第７のステートに循環的に遷移するとともに、クロック信号に同期して外部装置４０に信号を出力し、外部装置４０から信号を受け取る。 - 特許庁

To effect external correction not to be cancelled at next internal correction, when a system clock is corrected with an external time signal device and an internal accurate counter.例文帳に追加

外部の時報装置と内部の高精度カウンタによりシステム時計を補正する際、外部補正の効果が次の内部補正時にキャンセルされない。 - 特許庁

An external command receiving circuit receives an external command signal externally supplied synchronizing with an one side of transition edge of first clock signal.例文帳に追加

外部コマンド受信回路は、外部から供給される外部コマンド信号を第１クロック信号の一方の遷移エッジに同期して受信する。 - 特許庁

The method for phase-shifting bits in a digital signal pattern combines a bit-wise phase shift signal and an external clock signal, to generate a perturbed clock signal (402).例文帳に追加

ディジタル信号パターンにおけるビット移相方法は、ビット毎移相信号を外部クロック信号と結合して、摂動クロック信号を生成する（４０２）。 - 特許庁

The phase control section 140 controls the delay time of the delay circuit 100 so that a feedback clock FBCLK and an external clock EXTCLK have the same phase.例文帳に追加

位相制御部１４０は、フィードバッククロックＦＢＣＬＫと外部クロックＥＸＴＣＬＫとが同位相となるように遅延回路１００の遅延時間を制御する。 - 特許庁

The switches 28, 29 are brought into an off state when the external clock signal is input into clock terminals 1, 2, and in an on state when the oscillator 30 oscillates.例文帳に追加

スイッチ２８，２９は、外部クロック信号がクロック端子１，２に入力される時にはオフ状態になり、発振部３０が発振する時にはオン状態になる。 - 特許庁

To easily realize change of time of an external clock in accordance with the change of time of an internal clock of a computer body with less load.例文帳に追加

本発明は、計算機本体の内部時計の時刻変更に伴う外部時計の時刻変更を少ない負荷で容易に実現することができる。 - 特許庁

A second transmission unit (405) transmits the debug data to the external tool device (501, 502), according to a second clock (DCLK) that differs from the first clock (SCLK).例文帳に追加

第２送信部（４０５）は、第１クロック（ＳＣＬＫ）と異なる第２クロック（ＤＣＬＫ）に基づいてデバッグデータを外部ツール装置（５０１、５０２）へ送信する。 - 特許庁

An external clock 2 is inputted to a signal processing circuit part 101 and at the same time, a clock synchronized with the output of the signal processing circuit is generated in the outside.例文帳に追加

外部クロック２を信号処理回路部１０１へ入力すると同時に信号処理回路の出力と同期したクロックを外部で生成する。 - 特許庁

To provide a clock signal processing circuit, capable of obtaining a synchronous clock necessary for transferring biphase modulation data to an external apparatus, using a simple configuration.例文帳に追加

バイフェーズ変調データを外部機器に転送する際に必要な同期クロックを容易な構成で取得することのできるクロック信号処理回路を提供する。 - 特許庁

A phase adjustment section 4 matches the phase of an internal signal source clock 102 being an output of the high accuracy oscillator 3 and the phase of the external synchronizing clock 101.例文帳に追加

位相調整部４は、高精度発振器３出力の内部信号源クロック１０２の位相を外部同期クロック１０１の位相に合わせ込む。 - 特許庁

The clock signal of the frequency that corresponds to a bias signal generated by the bias circuit of the PLL circuit can be formed even though the external clock is stopped.例文帳に追加

外部クロックが停止されてもＰＬＬ回路のバイアス回路で生成されるバイアス信号に応じた周波数のクロック信号を形成することができる。 - 特許庁

The internal interleaved clock signals are delay matched with the external clock signals when propagating through a timing circuit connected to latency and burst length selection signals.例文帳に追加

内部インタリーブクロック信号は、レイテンシ及びバースト長選択信号が接続されたタイミング回路を介して伝搬するとき、外部クロック信号に遅延整合される。 - 特許庁