「External clock」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

To initialize an external circuit to which a signal is input from at least a function block, when a clock input to the function block is stopped in an integrated circuit including a CPU and the function block which outputs the signal to the outside.例文帳に追加

中央演算装置と外部へ信号を出力する機能ブロックとを備えた集積回路において、機能ブロックに入力されるクロックが停止される際には、少なくともその機能ブロックから信号が入力される外部回路を初期化すること。 - 特許庁

An electronic clock, which has power generation means to generate power by getting external energy and storage battery means to charge generated power, operates by the power supplied by the power generation means as well as the storage battery means.例文帳に追加

外部からエネルギーを取り込んで発電を行う発電手段と、発電された電力を蓄積する蓄電池手段とを有し、前記発電手段および前記蓄電池手段から供給される電力に基づいて動作する電子時計である。 - 特許庁

The time synchronization method adopts a system where a reference time supply section 4 is provided to an external network side interface of a router 3 connected to a LAN 2, and the reference time supply section 4 is connected to a reference time supply section 6 connected to a reference clock 7 not via other router through a transmission line 5.例文帳に追加

ＬＡＮ２と接続されたルータ３の外部ネットワーク側インターフェースに基準時刻供給部４を設け、これを伝送路５によって他のルータを介さずに基準時計７と接続された基準時刻供給部６に接続する。 - 特許庁

Digital signals converted to digital data by an A/D converter 32, the output signal of a TCXO 21 through a buffer amplifier 33 and the output signal of a system clock generating circuit 26 for A/D conversion are outputted from an external interface part 50.例文帳に追加

外部インターフェース部５０から、Ａ／Ｄコンバータ３２によりデジタルデータ変換されたデジタル信号と、バッファアンプ３３を介してＴＣＸＯ２１の出力信号と、Ａ／Ｄ変換用システムクロック発生回路２６の出力信号が出力されている。 - 特許庁

In a first test operation mode, a row control circuit 121 and a column control circuit 131 in synchronization with an external clock after fetching the column address output a WORD control signal and a YSW control signal and perform memory cell selection operation.例文帳に追加

第１のテスト動作モードにおいては、ロウコントロール回路１２１及びカラムコントロール回路１３１は、カラムアドレスを取り込んだ後の外部クロックに同期して、ＷＯＲＤ制御信号、ＹＳＷ制御信号を出力し、メモリセル選択動作を行う。 - 特許庁

A synchronizing circuit is fabricated by directly inputting the same clock signals to the all memory elements used for capturing external video signals, and an edge trigger flip-flop is employed to the memory element and is connected in series to configure a shift register.例文帳に追加

外部からの映像信号の取り込み動作に使う記憶素子全てに同一のクロックを直接入力することで同期回路化した上で、記憶素子にエッジトリガフリップフロップを採用し、これらを直列に接続してシフトレジスタを形成する。 - 特許庁

To achieve high speed operation by shortening a total delay time from input to output of a signal in a semiconductor integrated circuit device incorporating a macro-cell (circuit block which can be designed independently) such as a storage circuit and operating synchronously with an external clock.例文帳に追加

記憶回路のようなマクロセル（独立して設計可能な回路ブロック）を内蔵し外部クロックに同期して動作する半導体集積回路装置において、信号の入力から出力までのトータルの遅延時間を短縮し高速化を達成する。 - 特許庁

Identification information, a clock signal and a periodical signal output from an output port 572 can be transmitted to the external equipment via buffer circuits 201, 202, 203 in the interface circuit, photocouplers 204, 205, 206 and a connector 220.例文帳に追加

また、出力ポート５７２から出力される識別情報、クロック信号および定期信号が、インタフェース回路におけるバッファ回路２０１，２０２，２０３およびフォトカプラ２０４，２０５，２０６とコネクタ２２０とを介して外部機器に伝達可能に構成されている。 - 特許庁

To provide an information processing method that suppresses failure of a connection between hosts due to frequency deviation of a synchronous signal (reference clock) even when each of an information processing device and an external device is operated by a periodic signal having a different frequency variation range.例文帳に追加

情報処理装置と外部装置の夫々が異なる周波数変動範囲を有する周期信号で動作する場合であっても、同期信号（基準クロック）の周波数偏差に起因するホスト間接続の不具合を抑制する方法を提供する。 - 特許庁

To provide a time code determining device and an atomic radio clock, capable of precisely determining a narrow-width data pulse which is improperly determined at high rates due to influence of external noise, and capable of surely carrying out a minute synchronous detection even in a weak electric field.例文帳に追加

外来ノイズの影響により誤って判別される確率の高い幅狭のデータパルスを、精度よく判別したり、弱電界時においても分同期の検出を確実に行うことのできるタイムコード判別装置ならびに電波時計を提供する。 - 特許庁

The load measuring instrument comprises a measuring function for measuring the gas consumption, a memory for storing the measured value of the gas consumption measured by the measuring function, an external memory for storing the gas consumption per fixed time for a maximum of 40 days, a communicating function, and a clock function.例文帳に追加

ガス使用量を計測する計測機能と、計測機能で計測したガス使用量の計測値を記憶するメモリーと、更に一定時間毎のガス使用量を最大４０日分記憶する外部メモリーと、通信機能と、時計機能とを備える。 - 特許庁

The CPU circuit 13 controls the frequency adjustment circuit 15 and the DQ adjustment circuit 17 to variously change the frequencies of a clock signal CLK input to an external memory 210 and the delay amount of a data signal DQ.例文帳に追加

ＣＰＵ回路１３は、周波数調整回路１５およびＤＱ調整回路１７を制御することにより、外部メモリ２１０に入力されるクロック信号ＣＬＫの周波数およびデータ信号ＤＱの遅延量を種々変化させる。 - 特許庁

To provide a low-cost, easily packaged and fully self-contained data rate detector and a method of data rate autodetection that allows selection of the data rate of an incoming data signal without an external control signal or complicated clock recovery system.例文帳に追加

低コストで実装し易く完全に自立式のデータ速度検出器、ならびに外部制御信号や複雑なクロック回復方式なしに着信デジタル信号のデータ速度の選択を可能にするデータ速度自動検出方法を提供すること。 - 特許庁

The controller uses the self-refresh clock signal, and delays transition of the state control signal from the active state to the standby state, relatively to the state change corresponding to at least one external signal receiving from the memory device.例文帳に追加

該コントローラは、自己リフレッシュクロック信号を使って、メモリ装置が受信する少なくとも１つの外部信号の対応する状態変化に対して相対的に、状態制御信号のアクティブ状態からスタンバイ状態への遷移を遅延させる。 - 特許庁

To provide a shift register circuit and a picture display device having wide operation margin in which a capacity load of a clock signal line is reduced with simple constitution, the load of an external circuit is reduced, power consumption is reduced, and a manufacturing cost is reduced.例文帳に追加

この発明の目的は、簡単な構成でクロック信号線の容量負荷を低減して、外部回路の負荷を低減でき、低消費電力化と低コスト化が図れる動作マージンの広いシフトレジスタ回路および画像表示装置を提供する。 - 特許庁

The synchronization control means 2 is constituted of an external circuit which distributes/outputs a clock signal CLK from a testing apparatus body 1 to the plurality of semiconductor integrated circuits, receives respective test result outputs from the plurality of semiconductor integrated circuits, and suspends outputting of the distributed clock signal CLK, from respective test result output timings to the slowest timing.例文帳に追加

同期化制御手段２は、テスト装置本体１からのクロック信号ＣＬＫを複数の半導体集積回路に分配して出力するとともに、複数の半導体集積回路から夫々テスト結果の出力を受け付けて、分配したクロック信号ＣＬＫの出力を各テスト結果の出力タイミングから最も遅いタイミングまで停止する外付け回路で構成されている。 - 特許庁

In the four-phase clock signal preparation system 1, according to a preset program 4, a CPU 3 outputs a signal when the count value of clock signals of an oscillator 2 by a counter 5 becomes a preset comparative value and corresponding to the output from this counter 5, pattern data stored in a memory 6 are selectively read out and outputted to an external interface 8 by a direct memory access controller 7.例文帳に追加

４相クロック信号作成システム１においては、ＣＰＵ３が予め設定されたプログラム４にしたがって、カウンタ５による発振子２のクロック信号のカウント値が予め設定された比較値になると出力し、このカウンタ５からの出力により、ダイレクトメモリアクセスコントローラ７がメモリ６に格納されているパターンデータを選択して読み出して、外部インターフェース８に出力する。 - 特許庁

Of SCAN test circuits implementing scan test in semiconductor integrated circuits, the SCAN test circuit is characterized by generating scan cell enable signal of a plurality of timings from a scan enable external input signal and controlling formation of a launch clock and a capture clock for detecting delay failure from real operation speed based on the scan cell enable signal of the plurality of timings.例文帳に追加

半導体集積回路におけるスキャンテストを行うＳＣＡＮテスト回路であって、スキャンイネーブル外部入力信号から複数タイミングのスキャンセルイネーブル信号を生成し、上記複数タイミングのスキャンセルイネーブル信号により、実動作速度による遅延故障検出のためのラウンチクロック及びキャプチャクロックの生成が制御されることを特徴とするＳＣＡＮテスト回路を開示する。 - 特許庁

To provide a flip-flop circuit capable of operating at a high speed and reducing a load on an external circuit for not requiring a supply of a clock signal of a large current from outside, in a logic circuit using a negative differential resistance element and an electric field effect.例文帳に追加

負性微分抵抗素子と電界効果を用いた論理回路において、高速に動作することが可能であり、外部から大電流のクロック信号を供給する必要がなく、外部回路の負担を低減することのできるフリップフロップ回路を提供する。 - 特許庁

The operation control circuit makes the first constant voltage power source circuit intermittently operate in a first period, and makes the first constant voltage power source circuit continuously operate in a second period in which a clock signal is output based on an oscillation signal from a processor to an external device.例文帳に追加

動作制御回路は、第１の期間に、第１の定電圧電源回路を間欠的に動作させ、処理装置から外部デバイスへ発振信号に基づくクロック信号が出力される第２の期間に、第１の定電圧電源回路を連続的に動作させる。 - 特許庁

The frequency of an external clock signal is detected and a rough delay is preliminarily adjusted at the time of a DLL circuit operation, thereby enabling a feedback operation of the DLL circuit to be ended in a short time and a circuit area of a delay line to be reduced.例文帳に追加

外部クロック信号の周波数を検出してＤＬＬ回路動作時に概略的な遅延を予め調節することにより、ＤＬＬ回路のフィードバック動作を短時間内に終結させ、かつ遅延ラインの回路面積を減少させることができる構成とした。 - 特許庁

A control section 110 outputs a horizontal start signal STH, a driving voltage AVDD, a vertical start signal STV, a clock signal CPV1, an output enable signal OE1 and a gradation voltage VGMMA in response to an external signal ES provided from the outside.例文帳に追加

制御部１１０は外部から提供された外部信号ＥＳに応答して、水平開始信号ＳＴＨ、駆動電圧ＡＶＤＤ、垂直開始信号ＳＴＶ、クロック信号ＣＰＶ１、出力イネーブル信号ＯＥ１、階調電圧ＶＧＭＭＡを出力する。 - 特許庁

Through the configuration above, the master device 20 transmits n-sets of synchronization patterns with different phases and the slave device 24 extracts a synchronizing clock from the received synchronization pattern to prevent deviation of timing of the synchronizing signals between the devices due to external noise or the like.例文帳に追加

この構成により、マスタ装置２０から位相の異なるｎ個の同期パターンを送出し、スレーブ装置２４が受信した同期パターンから同期クロックを抽出することにより、外来ノイズ等による装置間同期のタイミングずれを防止することが可能となる。 - 特許庁

To provide a system clock interpolation circuit that can quickly and accurately re-lock a synchronizing signal in a short time even when a phase relation between a synchronizing signal of an input signal and a synchronization interpolation counter is largely deviated due to an external disturbance or the like.例文帳に追加

外乱等により入力信号の同期信号と同期内挿カウンタとの位相関係が大きくズレてしまった場合でも、内挿同期信号の再引き込みを、短時間で素早くかつ正確に行うことができる同期信号内挿回路を提供する。 - 特許庁

Further, the fixing plate 920 is used for fixing the sound source to a clock mechanism in such a manner that it is movable by a prescribed distance within limits that keep it out of contact with an external case 1A and the movement 11 when the sound source 910 is hit with the hammer.例文帳に追加

さらに、前記ハンマーでお椀型音源９１０が打撃された際に、音源固定板９２０は、外装ケース１Ａおよびムーブメント１１に接触しない範囲で所定距離だけ移動可能に、前記お椀型音源を前記時計機構に固定する。 - 特許庁

To provide an integrated radio paging receiver with an external terminal which is mounted on a display board or a display unit, receives and outputs a display massage, and is equipped with a 1 MHz clock electromagnetic shield which is used for processing received data and fetching out the processed data, reduced in cost, and capable of avoiding affecting receiving sensitivity.例文帳に追加

表示ボードや表示装置に取付けられ、表示用のメッセージを受信出力する外部端子付き無線呼出受信機の受信データの処理と取り出すための１MHz のクロックの電磁シールドのコストを下げ、かつ、受信感度への影響を回避する。 - 特許庁

This image forming apparatus comprises a CPU 1, an ASIC 2, a clock generating section 3, a RAM 4, a ROM 5, an external device I/F control section 6, an operation section 7, a display section 8, an engine I/F control section 9, a storing section 10 and a sub-CPU 11.例文帳に追加

本発明の画像形成装置は、ＣＰＵ１と、ＡＳＩＣ２と、クロック生成部３と、ＲＡＭ４と、ＲＯＭ５と、外部機器Ｉ／Ｆ制御部６と、操作部７と、表示部８と、エンジンＩ／Ｆ制御部９と、格納部１０と、サブＣＰＵ１１と、を有して構成される。 - 特許庁

A semiconductor device includes: a memory control part 10 which can control the external memory 61 having a plurality of banks by synchronizing it with a clock; buses connected to the memory control part; and a circuit module which is provided corresponding to the buses and can instruct memory access.例文帳に追加

半導体装置は、複数バンクを持つ外付けメモリ６１をクロックに同期して制御可能なメモリ制御部１０と、前記メモリ制御部に接続されたバスと、前記バスに対応して設けられメモリアクセスを指示することが可能な回路モジュールとを備える。 - 特許庁

When any of the Ethernet control part, USB control part, centronics control part and radio LAN control part configuring an interface control part 10 receives data from an external terminal, a power source/clock control part 14 counts the use frequency of an interface which has received the data.例文帳に追加

インタフェース制御部１０を構成するイーサネット制御部、ＵＳＢ制御部、セントロニクス制御部、無線ＬＡＮ制御部のいずれかが外部の端末からデータを受信すると、電源／クロック制御部１４がデータを受信したインタフェースの使用回数を計数する。 - 特許庁

To cope with frequency variations without causing discontinuity even when the frequency of external clock signals is changed over the frequency bands of plural voltage controlled oscillation circuits.例文帳に追加

本発明は、外部クロック信号の周波数が複数の電圧制御発振回路の周波数帯をまたいで変化する場合にも不連続が生じることなく対応することができるＰＬＬ回路、電圧制御発振器及び半導体集積回路を提供することを目的とする。 - 特許庁

A periodic counter for detecting the cycle of an encoder signal starts operation from the point at which the motor moves to a prescribed position X1 (countup) after the starting of the revolution thereof, and counts an external clock pulse during a period from the detection of an encoder edge to the detection of a next encoder edge.例文帳に追加

エンコーダ信号の周期を検出する周期カウンタは、モータの回転開始後、所定位置X1まで移動（カウントアップ）したところからその動作を開始し、エンコーダエッジを検出してから次のエッジを検出するまでの間、外部クロックパルスをカウントアップしていく。 - 特許庁

Internal read-out operation is started before timing of an external input clock of which the least significant bit A0 of address data is recognized for normal output timing of read-out data, and data on continued two or more logical addresses are read out simultaneously.例文帳に追加

読み出しデータの通常の出力タイミングに対して、内部読み出し動作を、少なくともアドレスデータの最下位ビットＡ０が認識される外部入力クロックのタイミングより前に開始させ、二つ以上の連続する論理アドレス上のデータを同時に読み出させる。 - 特許庁

This semiconductor device is characterized by including an input circuit for taking in the plurality of data from an external part respectively in synchronism with the plurality of clock signals from an external part, a pulse signal generating circuit for generating a pulse signal, and a driving circuit for supplying the plurality of data taken in the input circuit to an internal circuit in alignment with the same timing according to the timing of the pulse signal.例文帳に追加

半導体装置は、外部からの複数のクロック信号にそれぞれ同期して外部からの複数のデータを取り込む入力回路と、パルス信号を生成するパルス信号生成回路と、該入力回路が取り込んだ該複数のデータを該パルス信号のタイミングに応じた同一のタイミングに揃えて内部回路に供給する駆動回路を含むことを特徴とする。 - 特許庁

Properly selectively adding specific configurations in cooperation with a radio selective calling reception function and independently acting, that is, an external output circuit section, a print means, an infrared ray control output section and a clock section to a message display device or an external device controller employing the radio selective calling reception function can enhance the function obtained by each added configuration.例文帳に追加

無線選択呼出受信機能を用いたメッセージ表示装置あるいは外部機器制御装置に、互いに独立して機能し夫々が無線選択呼出受信機能と協働する特有な構成、すなわち、外部出力回路部、印刷手段、赤外線制御出力部、時計部を適宜選択付加することによって、各付加構成毎に得られる機能向上を図る。 - 特許庁

A command decoder 2 synchronizes with an external clock signal CLK when the test mode is set in the semiconductor memory, and sequentially generates an internal control signal that is similar to that when a plurality of commands are inputted in a normal mode at predetermined timing in response to a prescribed external control signal (command) inputted from a control input terminal (/RAS, /CAS, /WE, and /CS).例文帳に追加

コマンドデコーダ２は、半導体記憶装置にテストモードが設定されると、外部クロック信号ＣＬＫに同期して、制御入力端子（／ＲＡＳ、／ＣＡＳ、／ＷＥ、及び、／ＣＳ）から入力される所定の外部制御信号（コマンド）に応答して、通常モード動作時に複数のコマンドが入力されたときと同様な内部制御信号を、所定のタイミングで順次に生成する。 - 特許庁

The communication device comprises a communication part performing communication through a network, a clock part timing a current time, and a processing part generating an HTTP header containing time information from the clock part, generating HTTP data containing address information of a server device managing content and a processing instruction of content, and supplying the HTTP header and the HTTP data to an external device on the network through the communication part.例文帳に追加

ネットワークを介して通信を行う通信部と、現在時刻を計時する時計部と、時計部からの時刻情報を含んだＨＴＴＰヘッダを生成し、コンテンツを管理するサーバ装置のアドレス情報と、コンテンツの処理命令とを含んだＨＴＴＰデータを生成して、ＨＴＴＰヘッダとＨＴＴＰデータとを通信部を介してネットワーク上の外部装置に供給する処理部とをもつ通信装置。 - 特許庁

The controller operates by the plural clocks C, C1, C2 with the power supplied from the external energizer, controlling the motor and the liquid crystal display, and changes the clock to C1 and interrupts the power supply to the motor when the power cord came off and the voltage become to 0.例文帳に追加

制御部は、外部電源から供給された電力により複数のクロックＣ，Ｃ１，Ｃ２で動作し、モータ及び液晶表示部を制御するとともに、電圧が０になり電源コードが外れると、クロックをクロックＣ１に変更しかつモータへの電力供給を遮断する。 - 特許庁

An operation mode setting circuit 20 receives a test signal TEST, a reset signal RESET, and an external clock CLK from terminals 12, 14, and 16 respectively, sets an operation mode for the semiconductor integrated circuit 10, and outputs an operation mode setting signal SET<0:n-1> of a bit length n to a decoder 22.例文帳に追加

動作モード設定回路２０は、端子１２，１４，１６からそれぞれテスト信号ＴＥＳＴ，リセット信号ＲＥＳＥＴおよび外部クロックＣＬＫを受け、半導体集積回路１０の動作モードを設定し、ｎビット長の動作モード設定信号ＳＥＴ＜０：ｎ−１＞をデコーダ２２へ出力する。 - 特許庁

The flash memory device has an interface circuit which sequentially receives an instruction and an address in synchronization with an external system clock after predetermined, first latency from a point when a chip enable signal is activated, in reading operation, programmed operation and erasing operation of a flash memory cell array.例文帳に追加

フラッシュメモリセルアレイ、読み取り動作、プログラム動作及び消去動作時に、チップイネーブル信号が活性化される時点から所定の第１レイテンシ後に、外部システムクロックに同期して命令とアドレスとを順次に受信するインターフェース回路を備えることを特徴とするフラッシュメモリ装置。 - 特許庁

A file of original digital contents such as an image is read from an external storage medium 301, an imbedding device 304 imbeds a digital watermark, including its generating time to the read digital contents, an update time of the file is obtained from a clock 302 and described on the file.例文帳に追加

外部記憶媒体３０１から画像等の原ディジタルコンテンツのファイルを読み出し、埋め込み装置３０４において、上記読み出したディジタルコンテンツに対してその作成時刻を含む電子透かしを埋め込むと共に、そのファイルの更新時刻を時計３０２から得て、そのファイルに記載する。 - 特許庁

The position lock trigger apparatus employs oscilloscope circuitry and accompanying control software to provide to a user a capability to trigger an oscilloscope on a selected bit position in a received serial bit stream having a fixed pattern length, using either a synchronized, recovered, or external clock source.例文帳に追加

位置拘束トリガ装置は、オシロスコープ回路及び関連制御ソフトウェアを用いて、同期化、回復又は外部のクロック信号源のいずれかを用いることにより、固定パターン長の受信シリアル・ビット・ストリームにおける選択されたビット位置でオシロスコープをトリガする性能をユーザに与える。 - 特許庁

The a semiconductor memory device has an operation mode in which read/write operation is performed in response to a command supplied externally in synchronization with a clock, and a power-down mode in which no external read/write command is accepted, and the device performs refresh in response to an externally supplied signal during the power-down mode.例文帳に追加

クロックに同期して外部から与えられたコマンドに応答し、リードライト動作を行う動作モードと、外部からリードライトコマンドを受け付けないパワーダウンモードと、を有する半導体記憶装置であって、パワーダウンモードにおいて、外部から与えられた信号に応答してリフレッシュを行う。 - 特許庁

The multimedia device 1 comprises a multimedia card control section 2 having a data bus can be shared by a multimedia card 3 and a multimedia card 4 for controlling access response timing; an external connector 5 capable of connecting the multimedia cards 3 and 4; and an inverter 6 inverting a synchronized clock CLK.例文帳に追加

マルチメディア機器１は、マルチメディアカード３及びアクセス応答タイミングを制御可能なマルチメディアカード４で共有可能なデータバスを有するマルチメディアカード制御部２、マルチメディアカード３、４を接続可能な外部コネクタ５、同期クロックＣＬＫを反転するインバータ６を備える。 - 特許庁

Meanwhile, when the external time information is determined not to correctly be obtained in saving files, it uses the default time value that indicates specific time of day predefined rather than time information clocked by internal clock as time stamp to save the files.例文帳に追加

一方、ファイルの保存を行う際、外部からの時刻情報を正しく取得していないと判定された場合は、内部時計が計時する時刻情報に代えて予め規定された既定の日時を指し示すデフォルト時刻値をタイムスタンプとして用いて該ファイルの保存を行う。 - 特許庁

Input circuits 10, 11, 12 and 13 connected to an external input terminal PAD through resistive elements R1, R2, R3 and R4, respectively are activated in accordance with level transition of supplied clock signals CK 10, CK11, CK12 and CK13, respectively to obtain an input signal.例文帳に追加

外部入力端子ＰＡＤに抵抗素子Ｒ１、Ｒ２、Ｒ３、Ｒ４をそれぞれ介して接続される入力回路１０、１１、１２、１３は、それぞれ供給されるクロック信号ＣＫ１０、ＣＫ１１、ＣＫ１２、ＣＫ１３のレベル遷移に応じて活性化して入力信号を取り込む。 - 特許庁