「External clock」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

Even when a master clock supplied from an external clock circuit 15 has a single frequency, the optimum master clock is selected according to media which are automatically reproduced, so that a timing control signal needed for a data demodulating circuit 12 and a D/A converter 13 can be generated and supplied from a timing generator 22.例文帳に追加

外部クロック回路１５から供給されるマスタークロックが単一周波数であっても、自動的に再生されるメディアに応じて最適なマスタークロックを選択することで、タイミングジェネレータ２２からデータ復調回路１２とＤ／Ａコンバータ１３に必要なタイミング制御信号を生成して供給することができる。 - 特許庁

A clock control part 6 enables selective outputting of one from among the output data from the voltage-monitoring part 4, output data converted by data converting parts 63 and 64, and fixed value data output from setting parts 65 and 66 by an external clock control signal, and controls the frequencies of a clock generating part 2 by the output.例文帳に追加

クロック制御部６は、電圧監視部４からの出力データ、データ変換部６３、６４でデータ変換した出力データ及び設定部６５、６６から出力した固定値データの何れかを外部クロック制御信号により選択的に出力することを可能とし、該出力によりクロック生成部２の周波数を制御する。 - 特許庁

A PLL circuit is formed into such a structure, in which clock signals generated by an internal oscillation circuit are selected by a clock selection circuit and inputted into a phase comparison circuit, when no external signals is inputted to enable a receiving/reproduing clock so as to synchronize, or a control the voltage outputted from the phase comparison circuit so as to vary less.例文帳に追加

ＰＬＬ回路を、外部入力信号がないときに内部発振回路で生成したクロック信号をクロック選択回路で選択し位相比較回路に入力して受信再生クロックが同期するように、或いは位相比較回路から出力する制御電圧の変動範囲が小さくなるように構成したことにある。 - 特許庁

To easily recingnize frequency while using only one input pin for recognizing a reference clock frequency and to automatically perform the correction and change setting of an external interface timing in an integrated circuit where it is necessary to input a reference clock and set an input/output timing with the clock as a reference.例文帳に追加

基準クロックが入力され、そのクロックを基準に入出力タイミングを設定する必要がある集積回路において、基準クロック周波数認識のための入力ピンを１本以下のみとしつつ、容易に周波数が認識でき、更に、外部インターフェースタイミングの補正、変更設定を自動で行う。 - 特許庁

To provide a clock signal generating device capable of setting optimally a non-overlap time, that a discrete-time type circuit requires, and a duty ratio of a clock signal in the case that the clock signal required in the discrete-time type circuit is varied by an external variation factor such as power supply voltage or environmental temperature.例文帳に追加

電源電圧、環境温度などの外部変動要因により、離散時間型回路において必要となるクロック信号に変動が生じた場合などにおいて、離散時間型回路が必要とするノンオーバーラップ時間、およびクロック信号のデューティ比を最適に設定することができるクロック信号生成装置を提供すること。 - 特許庁

A clock control section 6 supplies a clock of predetermined frequency to digital circuits which are operative in passive mode only in a signal reception period detected by an RF level detecting circuit 11 of an RF front-end section 1 based upon an external clock OSC so that those digital circuits function in normal operation states.例文帳に追加

クロック制御部６は、ＲＦフロントエンド部１のＲＦレベル検出回路１１により検出されたＲＦ信号受信期間に限り、パッシブモードにおいて動作するディジタル回路へ、それら各ディジタル回路が通常動作状態で機能するように外部クロックＯＳＣをもとに所定周波数のクロック信号を供給する。 - 特許庁

To hold a system time within a prescribed error against an external time without depending on the time of an external clock, or destroying a relation between interruption from an interval timer and a time updating time regardless of an elapsed time from the correction.例文帳に追加

外部時計の刻みに依存することなく、また補正からの経過時間によらずに、インターバルタイマからの割込みと時刻更新時間との関係を崩すことなく、システム時刻を外部時刻に対して所定の誤差内に保つ。 - 特許庁

That is, receiving operation of the internal command signal by the internal command receiving circuit is performed being deviated by at least a half period of the first clock signal for receiving operation of the external command signal by the external command receiving circuit.例文帳に追加

すなわち、内部コマンド受信回路による内部コマンド信号の受信動作は、外部コマンド受信回路による外部コマンド信号の受信動作に対して少なくとも第１クロック信号の半周期だけずれて実行される。 - 特許庁

In the negative voltage power generating circuit 3, a flying capacitor C12 is connected between the external connecting terminals P2, P11, and the clock CPCLK3 is applied to one terminal of the flying capacitor C12 through the external connecting terminal P2.例文帳に追加

負電源発生回路３においては、外部接続端子Ｐ２，Ｐ１１の間にフライングコンデンサＣ１２が接続され、外部接続端子Ｐ２を介して、フライングコンデンサＣ１２の一方の端子にクロックＣＰＣＬＫ３が印加される。 - 特許庁

A data sending part 132, upon a read request from the external device 10, reads out the data stored in the pre-fetched data storage part 136 asynchronously with the internal clock and sends the read data to the external device 10.例文帳に追加

データ送信部１３２は、外部装置１０からのリード要求を受けると、前記プリフェッチデータ記憶部１３６に格納されているデータを内部クロックと非同期で読み出して、読み出したデータを外部装置１０に向け送信する。 - 特許庁

Timing adjustment is applied to a first internal clock signal generated from an external clock signal (CLK) in a chip 1 or in a substrate where the chip is mounted, or the like at the operation analysis time of the chip 1 or between chips, and the operation at that time is observed.例文帳に追加

チップ１もしくはチップ間の動作解析時においてチップ１内又はチップが実装された基板内の外部のクロック信号（ＣＬＫ）などから生成された第１の内部クロック信号にタイミング調整を施し、その時の動作を観測する。 - 特許庁

Thus, a fluctuation component of the OFDM clock at the OFDM modulation sections 11-14 and fluctuation of the OFDM clock at the frequency adder 16 are cancelled, and a stable IF signal 18 which is synchronized with the frequency of an external device is obtained.例文帳に追加

これにより、ＯＦＤＭ変業部１１〜１４側のＯＦＤＭクロックの変動分と周波数加算器１６側のＯＦＤＭクロックの変動分とが相殺され、外部装置の周波数と同期のとれる安定したＩＦ信号１８が得られる。 - 特許庁

To provide an apparatus for measuring setup/hold time, which produces data signals and an internal clock signal using an external clock signal in response to a test signal and measures the setup/hold time according to the states of buffered data without read/write operations.例文帳に追加

テスト信号に応じて外部クロック信号からデータ信号と内部クロック信号を生成し、読取り／書込み動作無しでバッファリングされたデータの状態によってセットアップ／ホールドタイムを測定できるようにしたセットアップ／ホールドタイム測定装置を提供する。 - 特許庁

Ring oscillators 116 and 136 on the chip are used as sources for the high-speed clocks, of which transmitter side employs a constitution, a clock generation circuit 114, added with a control circuit for synchronization with an external clock, and a control line 152, is provided for synchronization between the transmitter/receiver sides.例文帳に追加

高速なクロック源としては、チップ上のリング発振器１１６，１３６を利用し、送信側では外部クロックに同期させるための制御回路を付加した構成１１４とし、さらに送受信間で同期させるための制御線１５２を用いる。 - 特許庁

When the signal DIS and the signal DOS are mismatched, the circuit CCC supplies a short pulse for the circuit 10 as an internal clock signal ICLK by synchronizing with the rising of an external clock signal ECLK.例文帳に追加

クロック制御回路ＣＣＣは、データ入力信号ＤＩＳとデータ出力信号ＤＯＳとが不一致の場合には外部クロック信号ＥＣＬＫの立ち上がりに同期して短いパルスを内部クロック信号ＩＣＬＫとしてフリップフロップ回路１０へ供給する。 - 特許庁

The scan chain 102 latches the scan data in synchronization with a first clock signal supplied to an SC external input terminal 113, and the scan chain 107 latches the scan data in synchronization with a second clock signal outputted by the SC control circuit 402.例文帳に追加

スキャンチェーン１０２はＳＣ外部入力端子１１３に供給される第１クロック信号に同期して、またスキャンチェーン１０７はＳＣ制御回路４０２が出力する第２クロック信号に同期してそれぞれスキャンデータをラッチする。 - 特許庁

To provide a clock using circuit wherein the reference input voltage and current which is consumed with a function part are sensed, internal supply voltage is maintained to be constant, and maximum of power consumption of a circuit can be determined at an external part, and to provide a clock signal generating method.例文帳に追加

基準入力電圧及び機能部が消費する電流を感知して、内部電源電圧を一定に維持し、外部で回路の消費電力の最大値を決定することができるクロック使用回路、及びクロック発生方法が開示される。 - 特許庁

This pointer type electronic clock 1 includes: a plurality of step motors; a plurality of pointers 11 to 18 driven by the step motors; winding crowns 5 as a plurality of external operating members; and buttons 6, 7.例文帳に追加

指針式電子時計１は、複数のステップモータと、ステップモータで駆動される複数の指針１１〜１８と、複数の外部操作部材であるリューズ５、ボタン６，７を有する。 - 特許庁

To provide a dimming circuit of a car on-board clock capable of changing the dimming rate without development of a new IC or using any external oscillator circuit.例文帳に追加

新たにＩＣを開発したり外部発振回路を用いることなく、減光の比率を変更することができる車載時計の減光回路を提供することにある。 - 特許庁

An output signal of the read amplifier is taken by output circuits 58a, 59, and 60 according to the readout clock signal, and is outputted to the outside of the device, as the external readout data.例文帳に追加

このリードアンプの出力信号を、読出クロック信号に従って出力回路５８ａ、５９および６０で取り込んで外部読出データとして装置外部に出力する。 - 特許庁

At this time, terminal assignment changing circuits (21-23) to enable changing the assignment of the external terminals to the data system function parts and the clock system function part are provided.例文帳に追加

このとき、上記データ系機能部及び上記クロック系機能部に対する上記外部端子の割り当ての変更を可能とする端子割り当て変更回路（２１〜２３）を設ける。 - 特許庁

To eliminate the need for a client to be conscious of a high-speed/low-speed clock when preparing an internal power supply for receiving external power and supplying it to an electronic circuit.例文帳に追加

外部電源を受け電子回路に供給する内部電源の配備に際して顧客による高速／低速クロックの意識を不要にすることを可能とする。 - 特許庁

The delay line is used for delaying an external clock signal through a selected unit delayer in response to a control signal, while including many unit delayers connected in series.例文帳に追加

遅延ラインは、直列連結された多数の単位遅延器を含んで制御信号に応答して選択される単位遅延器を通じて外部クロック信号を遅延させる。 - 特許庁

In the base station device 1, a time acquisition section 2 acquires a current accurate time from an external time source 10 and synchronizes a clock such that the time acquisition section 2 itself is made to synchronize with the current time.例文帳に追加

基地局装置１において、時刻取得部２は、外部時刻ソース１０から現在の正確な時刻を取得し、自身が保持するクロックを現在時刻に同期させる。 - 特許庁

To provide a voltage step-up/step-down DC-DC converter capable of generating two triangular waves of different levels, without requiring an external clock signal and moreover using a simple circuit.例文帳に追加

外部クロック信号を必要とせず、しかも簡単な回路でレベルの異なる２つの三角波を発生させることができる昇降圧型ＤＣ−ＤＣコンバータを得る。 - 特許庁

A second phase comparator 4 compares the phase between the external clock signal 1 and the corrected frequency division signal S2 to produce a second pulse signal S3 having a pulse width corresponding to the phase difference.例文帳に追加

第２の位相比較器４は外部クロック信号１と補正分周信号Ｓ２との位相を比較し、位相差に応じたパルス幅の第２のパルス信号Ｓ３を出力する。 - 特許庁

When the reference potential Vref is equaled to an external reference potential Ext.Vref, a differential amplifier circuit 140 stops an output of the control clock signal TCLK.例文帳に追加

参照電位Ｖｒｅｆが外部参照電位Ｅｘｔ．Ｖｒｅｆと等しくなると、差動アンプ回路１４０は、制御クロック信号ＴＣＬＫの出力を停止させる。 - 特許庁

To provide an electronic control system reduced in mounting area and low in cost capable of detecting the stop of a clock to a signal processing semiconductor device without requiring an external monitoring device.例文帳に追加

外部監視デバイスが不要で、信号処理用半導体装置へのクロックの停止を検出でき、実装面積が小さく、コストが低い電子制御システムを提供する。 - 特許庁

A radio wave correcting clock is equipped with an antenna 21 or a receiving circuit 22 for receiving external radio information including time information, a time counter 53 for clocking the internal time, or the like.例文帳に追加

電波修正時計は、時刻情報を含む外部無線情報を受信するアンテナ２１や受信回路２２と、内部時刻を計時する時刻カウンタ５３等とを備える。 - 特許庁

For the external clock signal, a time difference between the rear edge of the third timing signal and the front edge of a next cycle is set larger than time necessary for resetting the memory circuit.例文帳に追加

外部クロック信号は、第３タイミング信号の後エッジと次サイクルの前エッジとの時間差が上記メモリ回路のリセットに必要な時間より大きく設定される。 - 特許庁

To provide a synchronous semiconductor memory device which has an inner synchronizing signal generating circuit capable of reducing the time until completely synchronizing with the external clock signals.例文帳に追加

外部クロック信号に対する同期動作完了までの時間を短縮することが可能な内部同期信号発生回路を有する同期型半導体記憶装置を提供する。 - 特許庁

To provide an electronically controlled mechanical clock capable of surely thinning the thickness, and maintaining excellently a power generation efficiency by reducing an influence exerted by an external magnetic field.例文帳に追加

厚みを確実に小さくでき、かつ外部磁界による影響を少なくして発電効率を良好に維持できる電子制御式機械時計を提供すること。 - 特許庁

On the basis of the result of selecting the test mode, the test pattern is emitted from a pattern producing circuit 60 synchronously with the external clock exck, and the test for the semiconductor memory 20 is conducted.例文帳に追加

このテストモード選択結果に基づき、パターン生成回路６０から、外部クロックｅｘｃｋに同期してテストパターンが出力され、半導体メモリ２０のテストが行われる。 - 特許庁

To provide a data taking-in circuit which can output at a high speed external data taken in response to a write trigger signal, in synchronization with a system clock signal.例文帳に追加

書き込みトリガ信号に応じて取り込まれた外部データを、システムクロック信号に同期して高速で出力することのできるデータ取り込み回路を提供する。 - 特許庁

To provide an optical disk device which is superior in durability against external disturbance such as defect of a disk, noise of a transmission system, or the like, and which can generate a stable segment period PLL clock.例文帳に追加

ディスクのディフェクトや伝達系の雑音等の外乱に対する耐性に優れ、安定したセグメント周期ＰＬＬクロックを生成できる光ディスク装置を提供する。 - 特許庁

To provide a system and a method capable of synchronizing the TOD clock with a source at an external standard time such as a coordinated universal time at an accuracy of order of microsecond.例文帳に追加

マイクロ秒のオーダの精度でＴＯＤクロックを協定世界時等の外部標準時のソースに同期させることができるシステムおよび方法を提供する。 - 特許庁

To provide a auto-precharge device for a semiconductor memory element which can perform stable precharge operation even when a frequency of an external clock signal is varied.例文帳に追加

外部クロック信号の周波数に変動が生じた場合でも、安定したプリチャージ動作を行うことができる半導体メモリ素子のオートプリチャージ装置を提供すること。 - 特許庁

To relax or prevent switching to a special mode during operation with a normal mode by a noise of an external clock without affecting an access time of a semiconductor memory.例文帳に追加

半導体記憶装置のアクセスタイムに影響すること無く、外部クロックのノイズにより通常モードで動作中に特殊モードに切り替わることを緩和又は防止する。 - 特許庁

Switching of a feedback D/A (switch 15) is performed by using the monostable multivibrator 14, thus reducing an influence of jitter caused by the external click (sampling clock Φ_1).例文帳に追加

帰還Ｄ／Ａ（スイッチ１５）のスイッチングを、単安定マルチバイブレータ１４を用いて行うことにより、外部クロック（サンプリングクロックΦ_１）のジッタの影響を減らすことができる。 - 特許庁

To provide an internal-voltage generating circuit of a semiconductor device capable of constantly maintaining a stable voltage level, irrespective of variation in frequency of an external clock.例文帳に追加

外部クロックの周波数の変動にかかわらず、常に安定した電圧レベルを維持できるようにする半導体素子の内部電圧生成回路を提供すること。 - 特許庁

A data output control signal generation circuit 11 generates data output control signals indicating a plurality of continuous data output timings synchronized with the external clock.例文帳に追加

データ出力制御信号生成回路１１は、外部クロックに同期した、連続する複数のデータ出力タイミングを示すデータ出力制御信号を生成する。 - 特許庁

To provide a system LSI having the function capable of rightly reading data of an external device when performing a high-speed test with a clock signal higher in speed than in general operation.例文帳に追加

通常動作時よりも高速なクロック信号で高速試験を行う時に、外部装置のデータを正しく読み込むことができる機能を備えたシステムＬＳＩを提供する。 - 特許庁

This semiconductor storage device comprises a command decoder 1 receiving an external signal and generating a command, a clock buffer 2, gates 3, 4, and a refresh counter 7.例文帳に追加

本発明に係る半導体記憶装置は、外部信号を受けてコマンドを発生するコマンドデコーダ１、外部クロックを受けるクロックバッファ２、ゲート３，４、およびリフレッシュカウンタ７を含む。 - 特許庁

Refresh operation in the active state is made at timing determined by the external clock signal and further at timing without causing the refresh operation to mutually interfere with the read/write operation.例文帳に追加

アクティブ状態時におけるリフレッシュ動作は、外部クロック信号により規定されるタイミングで、且つ、リフレッシュ動作がリード／ライト動作と相互干渉しないタイミングで行う。 - 特許庁

To provide an oscillation circuit capable of oscillating a clock signal more stably corresponding to a crystal oscillator or an RC circuit connected as an external component.例文帳に追加

外部部品として接続される水晶発振子またはＲＣ回路に対応してクロック信号をより安定して発振することを可能とした発振回路を提供する。 - 特許庁