「External clock」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

In this semiconductor memory, a clock input buffer which outputs an internal clock signal INCLK is provided, and a NOT circuit 15 into which a external signal/CS is input is provided; and the output of the NOT circuit 15 and a refresh demand signal RFR are input, and an OR circuit 16 which outputs their logical sum as an internal clock enable signal INCE to the clock input buffer 10 is provided.例文帳に追加

半導体記憶装置において、内部クロック信号ＩＮＣＬＫを出力するクロック入力バッファを設け、外部信号／ＣＳが入力されるＮＯＴ回路１５を設け、このＮＯＴ回路１５の出力及びリフレッシュ要求信号ＲＦＲが入力され、その論理和を内部クロックイネーブル信号ＩＮＣＥとして、クロック入力バッファ１０に対して出力するＯＲ回路１６を設ける。 - 特許庁

The semiconductor device 100 is provided with an external clock signal input terminal 101, external reset signal input terminal 102, input driver 103, an input driver 104, flip-flop 105, a delay element 106, 1/n counter 107, output driver 108, and external output terminal 109.例文帳に追加

本発明の半導体装置１００は、外部クロック信号入力端子１０１と、外部リセット信号入力端子１０２と、入力ドライバ１０３と、入力ドライバ１０４と、フリップフロップ１０５と、ディレイ素子１０６と、１／ｎカウンタ１０７と、出力ドライバ１０８と、外部出力端子１０９と、を備えている。 - 特許庁

The phase setting circuit 10 is designed to supply a base clock to a first circuit block BL1 as a clock A, and to set the amount of the phase shift (delay time) of respective clocks B, C, D based on voltages to be respectively supplied to external input terminals A, B, C.例文帳に追加

位相設定回路１０は、ベースクロックをクロックＡとして第１の回路ブロックＢＬ１へ供給し、各外部入力端子Ａ，Ｂ，Ｃに供給される各電圧に基づいて各クロックＢ，Ｃ，Ｄの位相ずれ量（遅延時間）をそれぞれ設定する。 - 特許庁

When a row active command ACT-CMD is inputted externally, an internal clock control circuit 28 activates a signal int.CKE, an external clock signal and ext.CLK is supplied to an internal memory array as the signal int.CLK in accordance with this activation.例文帳に追加

外部からロウアクティブコマンドＡＣＴ＿ＣＭＤが入力されると内部クロック制御回路２８は信号ｉｎｔ．ＣＫＥを活性化させ、この活性化に応じて外部クロック信号ｅｘｔ．ＣＬＫが内部のメモリアレイに対して信号ｉｎｔ．ＣＬＫとして供給される。 - 特許庁

To economically suppress the instantaneous variation of phase that is caused to an output clock to be given to a transmission device when the clocks of two systems are received from an external clock supply device and then switched to each other after the phase difference is matched between both clocks.例文帳に追加

外部のクロック供給装置からの２系統のクロックを受信し、この２系統のクロックの位相差を合わせた後、このクロックの切替を行うとき、伝送装置内への出力クロックに生じる瞬時の位相変動を抑圧し、かつ経済的に実現可能とする。 - 特許庁

When it is instructed to perform a complete standby operation by a first operation control signal cmq from an external terminal T3, a clock generating circuit CGC stops to operate, prevents to generate a system clock signal C2, and the power consumption is made low in the circuit wholly.例文帳に追加

システムＬＳＩに対してＤＲＡＭモジュールを適用するとともに、システムＬＳＩに対してその全体の動作を抑制するスタンバイモードと、少なくともＤＲＡＭモジュールを動作状態として残し他の回路の動作を抑制する動作スタンバイモードとを設定する。 - 特許庁

Further, the device is provided with a clock phase adjusting unit 130 generating delay to a clock, where the delay is same or longer than the time taken from when the external access request is issued until when a critical path shown by a broken line in Fig.1 is passed, and the delay is also shorter than one cycle.例文帳に追加

さらに、外部アクセス要求が発せられてから図1中の破線で示されるクリティカルパスを経由するための所要時間に対し、同じかそれ以上の遅延であって、かつ、１サイクルより短い遅延をクロックに生じさせるクロック位相調整部130を備える。 - 特許庁

A detection-potential generating circuit included in a phase-difference determination circuit 144 generates a detection-potential at a first node, which corresponds to a difference between a timing of an active edge of the internal clock signal RDCLKT and a timing of the external clock signal CLKT as a target.例文帳に追加

位相差判定回路１４４に含まれる検出電位発生回路は、内部クロック信号ＲＤＣＬＫＴのアクティブエッジのタイミングと、目標となる外部クロック信号ＣＬＫＴのタイミングとの差分に対応する検出電位を第１ノードに発生させる。 - 特許庁

When a data signal fetched by a data fetch circuit 1 is a signal to be fetched by a latch circuit 3, a clock transmission blocking circuit 4 and an external data transmission blocking circuit 5 halt outputting of a clock signal and a data signal to a data output circuit 2.例文帳に追加

データ取り込み回路１が取り込んだデータ信号がラッチ回路３が取り込むべき信号の場合、クロック転送阻止回路４および外部データ転送阻止回路５がクロック信号およびデータ信号をデータ出力回路２へ出力するのを停止する。 - 特許庁

The circuit SMDF11 has a circuit (FDA11, MCC11) for detecting a phase difference between the internal clock and the external clock and a delay circuit DCL11 capable of controlling delay quantity and the delay circuit can change the delay quantity by the detected phase difference.例文帳に追加

タイミング制御回路は、内部クロックと外部クロックの位相差を検出する回路（ＦＤＡ１１，ＭＣＣ１）と遅延量が制御可能な遅延回路（ＤＣＬ１１）を有し、遅延回路は前記検出された位相差により遅延量を変えられるようになっている。 - 特許庁

To provide a semiconductor memory device in which circuit area can be reduced by performing generation of a DLL clock driving a data output circuit before the data output circuit in a semiconductor memory device operated synchronizing with rise/fall of an external clock.例文帳に追加

外部クロックの立上り／立下りに同期して動作する半導体記憶装置において、データ出力回路を駆動するＤＬＬクロックの発生をデータ出力回路以前において行なうことによって回路面積を削減できる半導体記憶装置を提供する。 - 特許庁

Furthermore, a multiplier side selection output means 36 stops the operation of the multiplier circuit 26 as required and allows a selector 27 to output the 1/N frequency division clock signal from the frequency divider 24 or a reference clock signal outputted from an external oscillation section 23 externally without any modification in place of an (M/N) multiple clock signal in this case.例文帳に追加

また、逓倍側選択出力手段３６は、逓倍回路２６の動作を必要に応じて停止させ、その時は、セレクタ２７により（Ｍ／Ｎ）逓倍クロック信号に代えて分周回路２４より出力されるＮ分周クロック信号，または、外部発振部２３より出力される基準クロック信号をそのまま外部に出力させる。 - 特許庁

To decrease an error in monitoring time to be required for monitoring the passage of clocks by the whole dummy circuit as much as possible as to a semiconductor device having a clock stabilizing circuit for adjusting the phases of 1st and 2nd clocks inputted from the external by a complementary clock format and generating an internal clock delayed by a prescribed phase.例文帳に追加

外部から相補クロック形式で入力される第１および第２のクロックの位相をそれぞれ調整して所定の位相だけ遅れた内部クロックを生成するクロック安定化回路を有する半導体装置に関し、ダミー回路全体でクロックの通過をモニタするためのモニタ時間の誤差をできる限り小さくすることを目的とする。 - 特許庁

The clock-generating device used for a semiconductor storage element is provided with; a clock-generating apparatus 315 which receives inner clock signals and is controlled by control signals to generate rising clocks rds and falling clocks fds; and control parts 313 and 314 which generate the control signals in response to reading commands, writing commands and external addresses.例文帳に追加

半導体記憶素子に用いられるクロックの生成装置は、内部クロック信号を受信して、制御信号に制御されて、立ち上がりクロックｒｄ ｓおよび立ち下がりクロックｆｄ ｓを生成するクロック発生器３１５と、リード命令、ライト命令および外部アドレスに応答して、制御信号を生成する制御部３１３、３１４とを備える。 - 特許庁

This memory device includes a command decoder for generating a power-down signal responding to a power-down command, a mode register for storing power-down exit information, a clock synchronization circuit such as a DLL (delayed locked loop) or PLL (phase locked loop) circuit for generating an internal clock signal synchronized with an external clock signal, and a control part for controlling the DLL or PLL circuit.例文帳に追加

メモリ装置はパワーダウン命令に応答してパワーダウン信号を発生する命令デコーダと、パワーダウン脱出情報を貯蔵するモードレジスタと、外部クロック信号に同期される内部クロック信号を発生するＤＬＬまたはＰＬＬ回路のようなクロック同期化回路と、ＤＬＬまたはＰＬＬ回路を制御する制御部とを含む。 - 特許庁

In the case of restoring the operation of the PLL 21, a second flip-flop 23 uses no clock signal CLK but uses a write enable signal WE being an external control signal.例文帳に追加

ＰＬＬ２１の動作を復帰させる場合は、第２のフリップフロップ２３により、クロック信号ＣＬＫを使用せずに外部制御信号であるライトイネーブル信号ＷＥにて復帰させる。 - 特許庁

To provide an output data phase control technology capable of surely operating an output data phase controller independently of the load capacity of the external device (storage device) of a transmission destination or clock frequency to be used.例文帳に追加

送信先の外部装置（記憶装置）の負荷容量や使用するクロック周波数によらず、確実に動作させることが可能な出力データ位相制御技術の提供。 - 特許庁

A CPU (Central Processing Unit) 10 inside this microcomputer 1 sequentially reads data Dn from the ROM 20 in synchronism with a clock CLK supplied from an external tester 2, and makes the tester 2 inspect a reading speed and normality of the data Dn.例文帳に追加

マイクロコンピュータ1内のCPU10は、外部のテスタ2から供給されるクロックCLKに同期してROM20からデータDnを順次読み出し、テスタ2にデータDnの正常性と読出速度とを検査させる。 - 特許庁

To make fast the external output operation synchronized with a clock signal from points of view of eliminating an output operation delay due to a level converting circuit and maintaining high withstand voltage of an output buffer.例文帳に追加

レベル変換回路による出力動作遅延の解消と出力バッファの高耐圧維持という観点より、クロック信号に同期する外部出力動作の高速化を実現する。 - 特許庁

To suppress a common mode noise radiated directly from a surface of a flat cable by a unique spurious radiation when it is used for a clock signal of high frequency, without adding an external member.例文帳に追加

高い周波数のクロック信号を用いた場合特有の不要輻射によりフラットケーブル表面から直接輻射されるコモンモードノイズを、外部部材を追加することなく抑制する。 - 特許庁

To provide a non-contact IC card in which both quickness and stability are made compatible in bi-directional communication with an external device by switching an operation clock driving an IC chip.例文帳に追加

ＩＣチップを駆動する動作クロックを切換えることにより、外部装置との間の双方向通信において、高速性と安定性を両立させた非接触ＩＣカードを提供する。 - 特許庁

To generate such a dot clock as a predetermined number of pulses are generated within a predetermined time in one integrated circuit without requiring any external part.例文帳に追加

外付け部品を使わず一つの集積回路内において、所定の時間内に発生するパルス数が所定数になるようなドットクロックを生成することが可能なクロック発生回路を提供する。 - 特許庁

To provide an image display apparatus which has installed a level shift circuit for speedily operating, at a low voltage without the need for an external clock and control signal, and is secured of high yield.例文帳に追加

外部からのクロックや制御信号を必要とせずに低電圧で高速動作するレベルシフト回路を搭載して高い歩留まりが確保された画像表示装置を提供する。 - 特許庁

To control common mode noise with a simple external part, the noise that is directly radiated from a front surface of a shielding case by special unwanted radiation when using high-frequency clock signals.例文帳に追加

高い周波数のクロック信号を用いた場合特有の不要輻射によりシールドケース表面から直接輻射されるコモンモードノイズを、簡単な外付け部材により抑制する。 - 特許庁

To provide a matrix type display device which is unnecessary to supply, from an external device, a scanning operation clock signal to be inputted to a scanning drive circuit for driving scanning signal lines.例文帳に追加

走査信号線を駆動する走査駆動回路に入力される走査動作クロック信号を、装置外部から供給する必要のないマトリックス型表示装置を提供する。 - 特許庁

To output a plurality of clocks in which a phase relation becomes constant in accordance with the cycle of an external clock, even if there is fluctuations in element characteristics due to power source voltage, variations in the temperature and manufacturing process.例文帳に追加

電源電圧、温度変動、製造プロセスによる素子特性の変動があっても、外部クロックの周期に応じて位相関係が一定になる複数のクロックを出力する。 - 特許庁

A GPS receiver 2 outputs an external synchronizing clock 101 generated by demodulating a signal outputted from the antenna 1 and a synchronizing signal 106 that identifies the synchronization state.例文帳に追加

ＧＰＳ受信機２は、アンテナ１から出力された信号を復調して生成した外部同期クロック１０１および同期状態を識別する同期信号１０６を出力する。 - 特許庁

To provide a semiconductor device which can operates a delay part without using any external clock and can be constituted without increasing in circuit scale even when extremely long pulse width is necessary.例文帳に追加

外部クロックを用いずにディレイ部を動作することができ、極端に長いパルス幅が必要なときでも回路規模を大きくすることなく構成可能な半導体装置を提供する。 - 特許庁

By stopping the supply of a power supply PW or a clock signal CLK to the external input interface control circuit set to the power saving mode, the reduction of power consumption is achieved.例文帳に追加

省電力モードに設定された外部入力インターフェース制御回路には、電源ＰＷやクロック信号ＣＬＫの供給を停止することにより、消費電力の低減を図る。 - 特許庁

To provide a phase difference detection correction circuit without carelessly extending a time up to phase synchronization when an external network is interrupted without the need for a clock interruption detection circuit.例文帳に追加

クロック断検出回路を必要とすることなく、外部網が断となった場合に、位相同期までの時間を不用意に長引かせることのない位相差検出補正回路の提供。 - 特許庁

To surely transfer trace data for debugging to an external debugger without being late for the data transfer speed of a tracing source even though a bus clock frequency is accelerated and a bus bit width becomes large.例文帳に追加

バスクロック周波数が高速化したり、バスビット幅が大きくなっても、トレース元のデータ転送速度に遅れることなく、デバッグ用のトレースデータを確実に外部デバッガに受け渡す。 - 特許庁

To provide a technique for enabling improvement of accuracy with reduced influence of jitter caused by an external clock in an analog-to-digital converter using a continuous delta sigma (ΔΣ) modulator.例文帳に追加

連続型デルタシグマ（△Σ）変調器を利用したアナログデジタル変換器において、外部クロックによるジッタの影響を少なくして精度の向上を図ることができる技術を提供する。 - 特許庁

A memory chip 200 starts a refresh operation in synchronism with a clock signal CLK supplied from an external device in an operation cycle after the generation of a refresh timing signal RFTM.例文帳に追加

メモリチップ２００は、オペレーションサイクルでは、リフレッシュタイミング信号ＲＦＴＭの発生後に、外部装置から供給されるクロック信号ＣＬＫに同期してリフレッシュ動作を開始する。 - 特許庁

Since the autoprecharge takes place, when a column select line CSL is put in an active state, the falling time of a word line will not depend on the external clock frequency and is always made a constant.例文帳に追加

カラムセレクト線ＣＳＬがアクティブ状態になる時期からオートプリチャージが行われるため、ワード線を立ち下げる時期を外部クロックの周波数に依存させず、常に、一定とできる。 - 特許庁

A memory cell is selected according to an output address of an address generating circuit (6004) in which an internal address is generated according to a clock signal instead of an external address at the time of a burst mode.例文帳に追加

バーストモード時において、外部からのアドレスに代えて、内部アドレスをクロック信号に従って生成アドレス発生回路（６００４）の出力アドレスに従ってメモリセルを選択する。 - 特許庁

By a test mode control circuit 14, the functional block 12 is shifted to the test mode from the normal operation mode during the activating process of the operation inhibiting signal EN and the receiving process of the external clock CK.例文帳に追加

テストモード制御回路１４は、動作禁止信号ＥＮの活性化中かつ外部クロックＣＫの受信中に機能ブロック１２を通常動作モードからテストモードに移行させる。 - 特許庁

When the comparator 23 compares both the charging voltages, the comparator 23 compares a prescribed reference voltage immune to the effect of a period of an external clock signal with a voltage difference between both the charging voltages.例文帳に追加

比較器２３で両充電電圧を比較する際に、外部クロック信号の周期に影響を受けない一定の基準電圧と両充電電圧の差の電圧とが比較される。 - 特許庁

To provide a synchronous SRAM circuit which reads the data of plural memory cells all at once when it is in a burst mode, successively outputs latched data to the external and can operate with fast clock signals.例文帳に追加

バーストモードのとき、複数のメモリセルのデータを１度にリードし、ラッチされたデータを外部に順次出力させて、速いクロック信号でも動作し得る同期ＳＲＡＭ回路を提供する。 - 特許庁

An RTC 50 is provided with an oscillation circuit part 51 for generating clock signals on the basis of the oscillation operation of an external crystal vibrator 60 and a register 52 where prescribed information is written.例文帳に追加

ＲＴＣ５０は、外部の水晶振動子６０の発振動作に基づいてクロック信号を生成する発振回路部５１と、所定の情報が書き込まれるレジスタ５２、を備えている。 - 特許庁

To generate an internal address signal at high speed by taking in addresses and various control signals from the outside based on an external clock signal.例文帳に追加

外部クロック信号に基づき、外部からアドレスや各種の制御信号を取り込んで、内部アドレス信号を高速に生成することのできる半導体集積回路装置を提供すること。 - 特許庁

The acquisition means acquires a time managed by an external time generation apparatus with a smaller error than the hardware clock at a time of activation of an application program having a function for updating time.例文帳に追加

取得手段は、時刻更新の機能を有するアプリケーションプログラムの起動時に、外部の時刻発生装置が前記ハードウェアクロックより小さい誤差で管理する時刻を取得する。 - 特許庁

A test using the pulse having the narrower pulse width than the system clock can be performed simply by monitoring the pulse having the pulse width set beforehand simply and accurately by an external tester.例文帳に追加

予め設定したパルス幅のパルスを簡便かつ正確に外部テスタでモニタすることにより、簡便に、システムクロックよりもパルス幅の狭いパルスを用いた試験を行うことができる。 - 特許庁

To provide a circuit capable of transmitting a stable result of a clock alignment training operation to an external controller even though an unstable phase comparison result is caused by a noise or a jitter.例文帳に追加

ノイズ又はジッタの影響により不安定な位相比較結果が出ても、クロック整合トレーニング動作の安定した結果を外部コントローラに伝送することができる回路を提供する。 - 特許庁

As a result, a transfer part 101(2m+1) is always turned ON after the holding part 102(2n) and even when clock skews of the external signals become large, a scanning circuit does not fail to work properly.例文帳に追加

これにより、常に保持部１０２（２ｎ）の後に転送部１０１（２ｍ＋１）がオンすることになり、外部信号のクロックスキューが大きくなった場合でも、走査回路は誤動作しない。 - 特許庁

In option, the SDRAM is increased by connecting other units Ub, Uc to connectors Ya, Yb of the substrate Z, and data input/output of the SDRAM are synchronized with an external clock signal CLK.例文帳に追加

オプションで、基板ＺのコネクタＹａ、Ｙｂに他のユニットＵｂ、Ｕｃを接続してＳＤＲＡＭを増設し、ＳＤＲＡＭのデ−タ入出力を外部クロック信号ＣＬＫと同期させる。 - 特許庁