「FIFO memory」に関連した英語例文の一覧と使い方(10ページ目) - Weblio英語例文検索

A 1×1 dither processing section 1, an m×n dither processing section 2, an adaptive dither processing section 3, and an error diffusion processing section 4 use a common memory M1 and common FIFO memories M2, M3 in common and when the use of the memories is in contention, a gradation processing circuit not causing the contention is selected.例文帳に追加

１×１ディザ処理部１と、ｍ×ｎディザ処理部２と、適応ディザ処理部３と誤差拡散処理部４は共用メモリＭ１、共用ＦＩＦＯメモリＭ２，Ｍ３を共用し、また、メモリ使用が競合した場合、競合が発生しない階調処理回路を選択する。 - 特許庁

An SOC fault detector 33 counts the length from a high pulse to the next one for an R_SOC signal read from the FIFO memory 22, monitors the occurrence of a fault, and compares the phase between the R_SOC signal and a reference SOC signal for detecting the shift width of the high pulse.例文帳に追加

ＳＯＣ異常検出部３３はＦＩＦＯメモリ２２から読出したＲ＿ＳＯＣ信号についてハイパルスから次のハイパルスまでの長さをカウントし、異常が発生していないかを監視し、Ｒ＿ＳＯＣ信号と基準ＳＯＣ信号との位相を比較してハイパルスのずれ幅を検出する。 - 特許庁

To provide a frame buffer management circuit for accelerating and improving efficiency in managing a memory shared individual FIFO type buffer which realizes fair reading of a variable length frame in the quantity of bands to be used and a delay time, rather than managing components in a link structure.例文帳に追加

可変長フレームに対して、帯域使用量および遅延時間の点で公平な読出しを実現するメモリ共用の個別ＦＩＦＯ型バッファについて、構成要素をリンク構造によって管理するよりも高速化かつ効率化するフレームバッファ管理回路を提供する。 - 特許庁

When an audio signal AF including audio data AD and control data CR is inputted to this audio signal recording device, the level of audio data or the sub-code value in control data is monitored, and audio data PD is delayed by a FIFO memory 24.例文帳に追加

この発明のオーディオ信号記録装置では、オーディオデータ（ＡＤ）及び制御データ（ＣＲ）を含むオーディオ信号（ＡＦ）が入力されると、オーディオデータのレベル或いは制御データ中のサブコード値が監視されると共に、ＦＩＦＯメモリ（２４）によりオーディオデータ（ＰＤ）が遅延される。 - 特許庁

In magnifying the image data in the main scanning direction at a horizontal scanning variable magnification apparatus 2001 within an image data control unit 1103, a memory capacity of a compression line FIFO 2003 for storing the data after outputting is made larger than the size in the main scanning direction of a scan unit 208.例文帳に追加

画像データ制御部１１０３内の主走査変倍器２００１にて画像データの主走査方向の拡大をおこなう際、その出力後に格納する圧縮用ラインＦＩＦＯ２００３のメモリ容量を、スキャンユニット２０８の主走査方向のサイズより大きくする。 - 特許庁

The frequency of the system clock outputted from a 27 MHz clock control circuit 226 being a reference of a decoder LSI 224 is fine-adjusted so that a data residual amount is within a reference range in response to a state that a data residual amount of an FIFO memory 222 provided to a pre- stage of the decoder LSI 224 is increased/decreased.例文帳に追加

デコーダＬＳＩ２２４の前段に設けたＦＩＦＯメモリ２２２のデータ残量が増減する状況に応じて、データ残量が基準範囲内となるように、デコーダＬＳＩ２２４の基準となる２７ＭＨｚクロックコントロール回路２２６から出力されるシステムクロックの周波数を微調整する。 - 特許庁

This generator is obtained by improving a transport stream generator having a transmission clock generator that generates a transmission clock, a hard disk that stored and outputs transport stream data, and an FIFO memory that receives the transport stream data of the hard disk and outputs the transport stream data with each transmission clock.例文帳に追加

本発明は、伝送クロックを発生する伝送クロック発生器と、トランスポートストリームデータを記憶し、出力するハードディスクと、このハードディスクのトランスポートストリームデータが入力され、伝送クロックごとに、トランスポートストリームデータを出力するＦＩＦＯメモリとを有するトランスポートストリーム発生器に改良を加えたものである。 - 特許庁

A FIFO memory read control section 7 reads the voice packet with priority on the basis of control information, an ATM cell generation/transmission section 10 adds an ATM cell header to the read composite packet, multiplexes the resulting composite packet on an ATM cell in the order of packets with higher priority and transmits the resulting ATM cells to an ATM exchange.例文帳に追加

ＦＩＦＯメモリ読み出し制御部７は制御情報に基づいて前記音声パケットを優先させて読み出し、読み出したコンポジットパケットにＡＴＭセル生成／送出部１０でＡＴＭセルヘッダを付加して優先度の高いパケットからＡＴＭセルに多重し、これをＡＴＭ交換機へ送信する。 - 特許庁

Whenever read-out indication is issued from a read-out circuit 14, a verification data generating circuit 15 generates verification data increasing one by one, a comparator circuit obtains test data stored in the FIFO memory 13 and the generated verification data and compares them, when the both do not coincide, the circuit outputs a malfunction detecting signal.例文帳に追加

読出回路１４から読出指示が出される毎に、照合データ生成回路１５は１づつ増加する照合データを生成し、比較回路はＦＩＦＯメモリ１３に記憶された検査データと前記生成された照合データとを取得して比較し、両者が一致しない場合、誤動作検出信号を出力する。 - 特許庁

The MPEG decoder is provided with a video decoder 230, a header FIFO memory 260, a CPU 270, an OSD control section 280, and a video mixer 250, extracts user data from a header of an MPEG video stream, decodes the data to generate caption data, uses the OSD module to convert the generated caption data into OSD data and outputs the data.例文帳に追加

ビデオデコーダ２３０、ヘッダＦＩＦＯメモリ２６０、ＣＰＵ２７０、ＯＳＤ制御部２８０、ビデオミキサ２５０を備え、ＭＰＥＧビデオストリームのヘッダから使用者データを抽出した後、これをデコーディングしてキャプションデータを生成し、生成されたキャプションデータをＯＳＤモジュールを用いてＯＳＤデータに変換した後に出力する。 - 特許庁

A data processing system 1 has a CPU 11, a main memory 12 that provides a data working area for the CPU 11, a DMA controller 13, an input-output circuit 14 that communicates data with a transmission line 2, and a FIFO 15 that temporally stores the data transmitted from the input- output circuit 14.例文帳に追加

データ処理装置１は、ＣＰＵ１１と、ＣＰＵ１１のデータ作業領域となるメインメモリ１２と、ＤＭＡコントローラ１３と、伝送路２との間のデータの送受信を行う入出力回路１４と、入出力回路１４から転送されたデータを一時的に格納するＦＩＦＯ１５とを備える。 - 特許庁

In a CD recorder 2, a digital audio interface(DAI) receiver part 21 separates a digital audio data AD and a control information CR from a DAI signal from a digital source device 1 and inserts the audio data AD to a FIFO memory 23 interposed between the receiver part and a CD encoder part 24.例文帳に追加

この発明のＣＤレコーダ１では、ディジタルオーディオインターフェイス（ＤＡＩ）レシーバ部２１において、ディジタルソース機器１からのＤＡＩ信号からディジタルオーディオデータＡＤ及び制御情報ＣＲが分離され、オーディオデータＡＤは、ＣＤエンコーダ部２４との間に介挿されたＦＩＦＯメモリ２３に入力される。 - 特許庁

An ultrasonic image signal prepd. by converting an echo signal from an ultrasonic probe to a raster scanning is stored in field memories 16a and 16b and an endoscope image signal from an endoscope device is stored in an FIFO 19 and it is synthesized into a picture-in-picture type image in a frame memory and image synthesizing circuit 20 and is monitor-outputted.例文帳に追加

超音波プローブからのエコー信号をラスタ走査に変換した超音波画像信号はフィールドメモリ１６ａ、１６ｂに記憶され、内視鏡装置からの内視鏡画像信号はＦＩＦＯ１９に記憶され、フレームメモリ兼画像合成回路２０でピクチャインピクチャ方式の画像に合成されモニタ出力される。 - 特許庁

When performing spread spectrum for reducing EMI, a clock 1 after spread spectrum is synchronized with a clock before the spread spectrum in a sufficiently shorter period than one horizontal period, and also read-out address of the FIFO memory is advanced more than write-in address by the amount quantity of modulation of clock frequency or more.例文帳に追加

ＥＭＩ低減のためにスペクトラム拡散を行う際に、スペクトラム拡散後のクロックは１水平期間よりも十分短い期間でスペクトラム拡散前のクロックに同期させるとともに、ＦＩＦＯメモリの読み出しアドレスは書き込みアドレスよりもクロック周波数の変調量分量以上進めておく。 - 特許庁

To provide communications equipment, capable of avoiding omissions of valid buffer pointers, efficiently minimizing the circuit constitution by managing buffer pointers for respective destinations, and providing an FIFO memory between the transmitting part of communications equipment and a cross connect device connected to the route side in a routing technique.例文帳に追加

ルーティング技術において、相手宛先ごとにバッファポインタを管理しまた通信装置の送信部分と方路側に接続されたクロスコネクト装置との間にＦＩＦＯメモリを設けることにより、有効なバッファポインタの欠落を回避し、回路構成を効率化かつ最小化し、スムーズな通信が行なえる通信装置を提供する。 - 特許庁

To provide an image processing system in which a plurality of image signals are composed and an image can be displayed on image display unit with an A/D converter of the number smaller than the number for an image signal input system and an image FIFO memory, the reduction of the manufacturing cost of the image processor and the volume reduction thereof are made possible.例文帳に追加

画像信号入力系統数より少ない数のＡ／Ｄコンバータと画像ＦＩＦＯメモリで、複数の画像信号を合成し１つの画像表示器に画像を表示することができ、画像処理装置の製造コストを減少と、小容積化を可能とする画像処理システムを提供する。 - 特許庁

When a data communication test is performed, a host device 12 outputs test data, indicates that the data is outputted by setting a Strobe signal at a low level and the handshake part 24 replies by setting a Busy signal at a high level by receiving the test data and fetches the data in the FIFO memory.例文帳に追加

データ通信テストを行う場合、上位装置１２はテストデータを出力すると共にＳｔｒｏｂｅ信号をローレベルにしてデータが出力されていることを示し、これを受けてハンドシェイク制御部２４は、Ｂｕｓｙ信号をハイレベルにして応答すると共にデータをＦＩＦＯメモリ２６に取り込ませる。 - 特許庁

To provide a FIFO (First In FIrst Out) memory control circuit for carrying out data transfer adequately between image processing systems with different source clocks, by preventing a change in specification of read-out and write-in clock frequencies, data erasure caused by overwrite in a wide range of clock frequencies or two time read-out, and making circuit appropriation possible easily.例文帳に追加

読み出しクロックと書き込みクロックの周波数の仕様変更、もしくは広いクロック周波数の範囲でデータの上書きによるデータの消失や同一データの２度読みを防止し、容易な回路流用を可能とし、ソースクロックの異なる画像処理システム間のデータ転送を良好に行なうＦＩＦＯメモリ制御回路を提供する。 - 特許庁

A digest moving picture processing unit 32 repeats a process of starting generating moving picture data in response to the image data signal input through an FIFO memory 31 when the shutter key is pressed, and temporarily stopping generating the moving picture data a predetermined time after the start each time the shutter is pressed to generate digest moving picture data.例文帳に追加

ダイジェスト動画処理部３２は、シャッタキーが押下されたときにＦＩＦＯメモリ３１を介して入力される画像データ信号に基づいて動画データの生成を開始し、開始してから所定期間経過後にその動画データの生成を一旦停止する処理を、シャッタキーが押下される度に繰り返すことにより、ダイジェスト動画データを生成する。 - 特許庁

Reception data 203 read from a reception FIFO memory 202 are compared with the header information of a setting table 205 by a comparator 204, and the priority information of the reception data or the necessary/unnecessary of copy of the data is discriminated by a buffer management part 209 by using the corresponding parameter, and the necessary number of addresses are supplied to a DMA controller 213.例文帳に追加

受信ＦＩＦＯメモリ２０２から読み出された受信データ２０３は比較器２０４で設定テーブル２０５のヘッダ情報と比較され、対応するパラメータを用いてバッファ管理部２０９が受信データのプライオリティ情報やそのデータのコピーの要否を判別して、必要な数のアドレスをＤＭＡコントローラ２１３に供給する。 - 特許庁

Furthermore, a first-in/first-out memory FIFO is provided for sample insertion or sample deletion such that sample insertion or sample deletion is executed in the sample region with improved reliability and a method with improved cycle slip detection is recommended in order to enhance robustness against noise and inappropriately selected timing loop parameters.例文帳に追加

さらに、先入れ先出しメモリＦＩＦＯがサンプル挿入または削除のために設けられ、それは、サンプル挿入またはサンプル削除が向上した信頼性を伴ってサンプル領域で行われ、サイクルスリップ検出の改善された方法が雑音および不適切に選ばれたタイミングループパラメータに対する頑健性の増強のために推奨される。 - 特許庁

To provide a picture processor capable of reducing the area of a substrate, power consumption and cost by using the same FIFO line memory for enlargement and reduction at the time of executing variable power processing in a main scanning direction and capable of executing variable power processing by fixing the speed of a scanning unit for reading out picture data at the time of executing variable power processing in a sub-scanning direction.例文帳に追加

主走査方向の変倍処理時に拡大用と縮小用のＦＩＦＯラインメモリを同一として基板面積の縮小、低消費電力化、低コスト化を可能とする画像形成装置を提供し、また副走査方向の変倍処理時に、画像データを読み取る走査ユニットの速度を一定にして変倍処理を行なうことができる画像処理装置を提供する。 - 特許庁

Delayed signals are formed by delaying an orthogonally demodulated OFDM signal at three stages of 252 μs, 504 μs and 1008 μs, for example, in a FIFO memory 11, these delayed signals and an FODM signal are correlated by correlators 12a-12c, and these correlated signals are added cumulatively by cumulative adders 13a-13c and are supplied to a symbol synchronism acquiring part 14.例文帳に追加

直交復調したＯＦＤＭ信号をＦＩＦＯメモリ１１で例えば２５２μｓ、５０４μｓ及び１００８μｓの３段階に遅延させた遅延信号を形成し、これら遅延信号とＦＯＤＭ信号との相関を相関器１２ａ〜１２ｃで取り、これらの相関信号を累積加算器１３ａ〜１３ｃで累積加算し、これをシンボル同期取得部１４に供給する。 - 特許庁

This data transfer circuit 2 is provided with a sequence controller SC1, a bidirectional FIFO interposed between a storage medium 1 and a main memory 3, a resistor REG1 for storing a normal end value, a resistor REG2 for storing a state value showing the state of the storage medium 1, and a counter CNT1 for counting every end of data transfer of each segment of the storage medium 1.例文帳に追加

データ転送回路２は、シーケンス・コントローラＳＣ１と、記憶媒体１と主メモリ３との間に介在する双方向ＦＩＦＯと、正常終了値を格納するレジスターＲＥＧ１と、記憶媒体１の状態を示す状態値を格納するレジスターＲＥＧ２と、記憶媒体１の各セグメントのデータ転送が終了する度に計数するカウンターＣＮＴ１と、を備える。 - 特許庁

Each application 1A to 1C issues information to specify its own application and application information in which application-categorized monitoring timeout time is written as a request to validate a watch dog function, and successively stores it in an FIFO memory 4 through an operating system 2, and a local CPU 5 successively reads the application information, and operates watch dog monitoring about the application-categorized timeout time.例文帳に追加

各アプリケーション１Ａ〜１Ｃは、自アプリケーションを特定する情報と、アプリケーション別の監視タイムアウト時間を記載したアプリケーション情報を、ウオッチドッグ機能を有効にする要求として発行し、これをオペレーティングシステム２を通してＦＩＦＯメモリ４に順次記憶し、ローカルＣＰＵ５はアプリケーション情報を順次読み出し、アプリケーション別のタイムアウト時間についてウオッチドッグ監視を行う。 - 特許庁

An MPEG code feeder 1 logically constitutes the same number of FIFO buffers as the number of channels of a picture stream in a buffer memory 5, inputs and writes code data 170-172, in addresses indicated by write address pointers 31-33 of corresponding channels, and outputs code data 139 read from an address indicated by a read address pointer 34 to an MPEG video decoder in the latter stage.例文帳に追加

ＭＰＥＧ符号供給装置１は、画像ストリームのチャネル数と同数のＦＩＦＯバッファをバッファメモリ５内に論理的に構成し、符号データ１７０〜１７２を入力して対応するチャネルの書込アドレスポインタ３１〜３３の指すアドレスに書き込み、読出アドレスポインタ３４の指すアドレスから読み出した符号データ１３９を後段のＭＰＥＧビデオデコーダへ出力する。 - 特許庁

The head separate type camera device and video signal processing method are characterized by the serial conversion of a video signal acquired by an image sensor, the parallel conversion of a vide signal inputted after the serial conversion, and the adjustment of the timing of writing to a circuit for standardization by an asynchronous FIFO memory before the standardization of the parallel-converted video signal in accordance with characteristics of a video reproduction portion in a succeeding stage.例文帳に追加

この発明のヘッド分離式カメラ装置および映像信号処理方法は、イメージセンサが取得した映像信号をシリアル変換し、シリアル変換して入力される映像信号をパラレル変換し、パラレル変換された映像信号を後段の映像再生部の特性にあわせて規格化する前段で、規格化する回路への書き込みタイミングを、非同期ＦＩＦＯメモリにより調整することを特徴とする。 - 特許庁

In the optioal waveform generator configured to read prescribed waveform data sets which are respectively assigned to a plurality of trigger signals input from the outside, from a memory on the basis of the trigger signals, and to output them two FIFO-type cache memories are connected in parallel on an output system of the waveform data sets, and these cache memories are characterized in that their reading and writing operations are carried out complementary.例文帳に追加

外部から入力される複数のトリガ信号に基づき、それぞれのトリガ信号に割り当てられた所定の波形データをメモリから読み出して出力するように構成された任意波形発生器において、前記波形データの出力系統に２個のＦＩＦＯ形式のキャッシュメモリが並列接続され、これらキャッシュメモリは相補的に読み出しと書き込みを行うことを特徴とするもの。 - 特許庁

Concerned M×(N+1) pixels on an SRAM101 are read out, smoothing is performed by a pattern matching circuit 102, the 1st line is outputted as VDATA1 by a horizontal synchronizing signal LSYNC1, and the 2nd line is temporarily stored on a FIFO memory 103 by the horizontal synchronizing signal LSYNC1 and afterwards outputted as VDATA2 by a horizontal synchronizing signal LSYNC2.例文帳に追加

ＳＲＡＭ１０１におけるの注目画素のＭ×（Ｎ＋１）画素の読み出しを行い、パターンマッチング回路１０２により、平滑化処理を行い、１ライン目は水平同期信号ＬＳＹＮＣ１によりＶＤＡＴＡ１として出力し、２ライン目は水平同期信号ＬＳＹＮＣ１により一度ＦＩＦＯメモリ１０３に蓄えられた後、水平同期信号ＬＳＹＮＣ２によりＶＤＡＴＡ２として出力する。 - 特許庁