「FIFO memory」に関連した英語例文の一覧と使い方(8ページ目) - Weblio英語例文検索

The received contents are recorded in a bulk memory 11 via a program selector 8 and an encoder 9 or the like by FIFO (First-In First-Out) method on the basis of the control of a system controller 10.例文帳に追加

受信内容はプログラムセレクタ８や、エンコーダ９を介して大容量メモリ１１において、システムコントローラ１０の制御に基づきＦＩＦＯ（先入れ先出し）方式で記録される。 - 特許庁

To provide a self-synchronous type FIFO memory device in which the accurate number of data in the device is grasped, sure continuous access is guaranteed, and access efficiency is high.例文帳に追加

自己同期型ＦＩＦＯメモリ装置内の正確なデータ数を把握して確実なっ連続アクセスを保証し、アクセス効率の高い自己同期型ＦＩＦＯメモリ装置を提供する。 - 特許庁

The constitution for the instruction prefetch can be actualized simply by a control mechanism by the address tag of a cache memory and a read/write pointer control mechanism by the counter of a FIFO buffer.例文帳に追加

上記命令プリフェッチのための構成は、キャッシュメモリのアドレスタグによる制御機構やＦＩＦＯバッファのカウンタによるリード・ライトポインタ制御機構よりも簡素に実現することが可能である。 - 特許庁

The received contents are recorded in a bulk memory 11 via a program selector 8 and an encoder 9 or the like by first-in and first-out (FIFO) based on the control of a system controller 10.例文帳に追加

受信内容はプログラムセレクタ８や、エンコーダ９を介して大容量メモリ１１において、システムコントローラ１０の制御に基づきＦＩＦＯ（先入れ先出し）方式で記録される。 - 特許庁

The image memory interface for display has functions of reading data, etc. accumulated in the FIFO for writing to arbitrate: burst reading of the image data or the character data from the image memory for display; burst writing of the image data or the character data to the image memory for display; or reading of the character data from the image memory for display for editing.例文帳に追加

表示用画像メモリ・インタフェースは、該書込み用ＦＩＦＯに蓄積されているデータ等を読んで、表示用画像メモリからの画像データ若しくは文字データのバースト読出し、画像データ若しくは文字データの表示用画像メモリへのバースト書込みまたは編集のための表示用画像メモリからの文字データ読出しを調停する機能を備える。 - 特許庁

In the case of extending an image in the main scanning direction, picture data are passed from a CCD board 300 through the gate (b) of a selector 1, written/read out in/from a FIFO memory 4 and written in a memory 26 built in a variable power unit 5 from the gate (b) of a selector 2.例文帳に追加

主走査方向の画像の拡大処理時に、画像データはＣＣＤボード３００から、セレクタ１のゲートｂを通過し、ＦＩＦＯメモリ４に書込・読出され、セレクタ２のゲートｂから、変倍ユニット５に設けられたメモリ２６に書き込まれる。 - 特許庁

The current capacity is suppressed to prevent the rise of temperature by determining the device state by calculating an average current capacity within a certain period using a memory means like an FIFO memory, and controlling a maximum value and a minimum value of the lighting rate.例文帳に追加

また、ＦＩＦＯメモリなどの記憶手段を使用して一定期間の平均電流量を算出することによりデバイスの状態を判断し、点灯率の最大値と最小値を制御することにより、電流量を抑制し、温度上昇を防ぐ。 - 特許庁

The FIFO memory device is provided with a memory array having a plurality of address arrangements and capable of storing input data and a boundary pointer indicating the end point of a buffer area to be formed in the memory array capable of storing the input data and characterized by controlling the value of the boundary pointer in accordance with the volume of the input data.例文帳に追加

複数のアドレス配置を有し、入力データを格納するメモリアレイと、前記入力データが格納され得る前記メモリアレイ内に形成されるバッファ領域の終了点を示すバウンダリポインタと、格納されている前記入力データの量に応じて前記バウンダリポインタの値を調整することを特徴とする。 - 特許庁

A FIFO memory has a memory cell array 11 in which a plurality of memory cells are arranged in a matrix state, an address counter 15a synchronizing with a clock signal ARCK, counting up, and generating an address for read-out, and a parallel/serial converting circuit 23 outputting an address for read-out generated by the address counter 15a to the outside.例文帳に追加

ＦＩＦＯメモリは、複数のメモリセルをマトリクス状に配置したメモリアレイ１１と、クロック信号ＡＲＣＫに同期してカウントアップし、読み出し用アドレスを生成するアドレスカウンタ１５ａと、アドレスカウンタ１５ａにより生成された読み出し用アドレスを外部に出力するパラレル／シリアル変換回路２３とを有する。 - 特許庁

In reading the data, it is calculated how many bites of data are read from the buffer memory 1a by counting the number of reading times by using a reading counter 3a, and the empty bit of the FIFO block register, which becomes an object when all the data of FIFO block being accessed are read, is set empty.例文帳に追加

データの読み出しを行う時、読み出しカウンタ３ａを用いて読み出しをおこなった回数をカウントしてバッファメモリ１ａから何バイトのデータを読み出したかを算出し、アクセスをおこなっているＦＩＦＯブロックのデータがすべて読み出されると対象となるＦＩＦＯブロックレジスタのＥＭＰＴＹビットをＥＭＰＴＹに設定する。 - 特許庁

When the retransmission of the block is requested in the case that the block of the transmission data are written exceeding the capacity of the FIFO memory 1a, a DMAC activation part 1b activates a DMAC 4 and transfers the block stored in the memory 3 to a communication data controller 1.例文帳に追加

ＤＭＡＣ起動部１ｂは、送信データのブロックがＦＩＦＯメモリ１ａの容量を超えて書き込まれた場合にブロックの再送要求があると、ＤＭＡＣ４を起動して、メモリ３が記憶しているブロックを、通信データ制御装置１に転送するようにする。 - 特許庁

The error detection section 10 compares the data signal DATA, which is loop-backed from the memory I/F section 30, and original data signal DATA corresponding to the loop-backed data signal DATA, which is output from the FIFO memory 110, by a data comparator 125.例文帳に追加

エラー検出部１０では、メモリＩ／Ｆ部３０からループバックされたデータ信号ＤＡＴＡと、ＦＩＦＯメモリ１１０から出力された、ループバックされたデータ信号ＤＡＴＡに対応する元のデータ信号ＤＡＴＡとを、データ比較器１２５によって比較する。 - 特許庁

A circuit that changes its internal state when the ICE 20 for CPU core reads content in the register or memory, such as a read pointer of a receiving FIFO circuit 13, includes a circuit for reading the content in the register or memory while maintaining the internal state.例文帳に追加

受信用ＦＩＦＯ回路１３のリードポインタのように、ＣＰＵコア用ＩＣＥ２０がレジスタやメモリの内容を読み出すと内部状態が変化する回路では、内部状態を保存したままレジスタやメモリの内容を読み出すことができる回路を付加する。 - 特許庁

The port buffer is firmly connected to a main memory, inter-point communication is carried out in the long section of a memory reading/writing path, a wait time for data communication is reduced especially by a network switch, whereby the congestion of routing is reduced, and FIFO is eliminated.例文帳に追加

ポートバッファをメインメモリに密に結合し、メモリ読み出し／書き込みパスの長い区間でポイント間通信を可能とし、特にネットワークスイッチにおいてデータ通信における待ち時間を減らし、それによりルーティングの過密を減らし、かつＦＩＦＯの削除が図れる。 - 特許庁

The processor apparatus includes a sequence controller 20 that decodes an instruction code stored in an instruction memory 10, an operation array 21 that executes operation of the decoded instruction code, and an asynchronous FIFO 12.例文帳に追加

プロセッサ装置は、命令メモリ１０に格納された命令コードをデコードするシーケンスコントローラ２０と、デコードされた命令コードを実行演算する演算アレイ２１と、非同期ＦＩＦＯ１２とを備える。 - 特許庁

A test data generating circuit 12 generates test data increasing one by one whenever write-in indication is issued from a write-in circuit 11, A FIFO memory 13 stores the generated test data and write-in data.例文帳に追加

書込回路１１から書込指示が出される毎に、検査データ生成回路１２は１づつ増加する検査データを生成し、ＦＩＦＯメモリ１３は前記生成された検査データと書込データとを記憶する。 - 特許庁

A shift data and a time code are written in an FIFO memory 11 and taken in a computing circuit 30 only in the case when a bit of 1 in value exists in a shift data of a shift register 10 at the time of the TDC mode.例文帳に追加

ＴＤＣモード時はシフトレジスタ１０のシフトデータ中に値が１のビットがある場合に限り、シフトデータとタイムコードがＦＩＦＯメモリ１１に書き込まれ、演算回路３０に取り込まれる。 - 特許庁

To provide a bank controller capable of executing excellent data communication processing between a FIFO memory of each processing part and a synchronous DRAM, an information processing device, an imaging device and a control method.例文帳に追加

各処理部のＦＩＦＯメモリと同期型ＤＲＡＭとの間で良好なデータ通信処理の実行を可能とするバンクコントローラ、情報処理装置、撮像装置、および制御方法を提供する。 - 特許庁

When data in an object area 6 are all the same, a FIFO memory 5 outputs one word only once from the head address of the area 6 having the same data and sets it in an ATA/ATAPI data register 2.例文帳に追加

対象エリア６のデータがすべて同じである場合、ＦＩＦＯメモリ５は、同一データを有するエリア６の先頭アドレスから１ワードを１回だけ出力し、ＡＴＡ／ＡＴＡＰＩデータレジスタ２にセットする。 - 特許庁

The compressed record data is stored in an FIFO memory 425 from the data transfer control block 424 through a first dedicated bus IB1 and transferred to a DECU 41 through a second dedicated bus IB2.例文帳に追加

圧縮記録データは、データ転送制御ブロック４２４から第１の専用バスＩＢ１を介してＦＩＦＯメモリ４２５へ格納され、ＤＥＣＵ４１へ第２の専用バスＩＢ２を介して転送される。 - 特許庁

The frame analysis processing part 21 performs CRC verification of a frame received from a lower layer, and writes an analysis result in the analysis result data storing part 22 and writes a packet in the FIFO buffer memory 23.例文帳に追加

フレーム解析処理部２１は、下位レイヤから受け取ったフレームのＣＲＣ検証等を行い、解析結果を解析結果データ格納部２２に書き込むとともに、パケットをＦＩＦＯバッファメモリ２３に書き込む。 - 特許庁

A timing generating circuit 124 generates a clock timing receivable by a CPU at a post stage (not shown) and gives data read in this timing from the FIFO memory in the older order to the CPU.例文帳に追加

タイミング生成回路１２４は、後段の図示しないＣＰＵが受信できるクロックタイミングを生成してＦＩＦＯメモリ１２３から古い順にこのタイミングで読み出されたデータをＣＰＵ側に送出する。 - 特許庁

According to a clock signal CLOCK generated from an oscillator 303, the image data from the FIFO memory 301 are sent out to the LED array driving part 200 successively to dots (LED elements) 1-n.例文帳に追加

発振器３０３から発生したクロック信号ＣＬＯＣＫにより、ＦＩＦＯメモリ３０１からの画像データがドット（ＬＥＤ素子）１〜ｎまで順次ＬＥＤアレイ駆動部２００に送出される。 - 特許庁

The TCP/IP reception processing circuit 5 is provided with a frame analysis processing part 21, an analysis result data storing part 22, an FIFO buffer memory 23, a DMA control part 24 and a DMA processing part 25.例文帳に追加

このＴＣＰ／ＩＰ受信処理回路５は、フレーム解析処理部２１と、解析結果データ格納部２２と、ＦＩＦＯバッファメモリ２３と、ＤＭＡ制御部２４と、ＤＭＡ処理部２５とを具備する。 - 特許庁

When the data transfer device issues a bus request to the host bus and acquires bus use right, the address and data are taken out from the FIFO buffer of the external memory 150 and written in a device on the host bus.例文帳に追加

そして、データ転送装置がホストバスへのバスリクエストを出して、バス使用権を取得したら、外付けメモリ１５０のＦＩＦＯバッファからアドレスとデータを取り出してホストバス上のデバイスへ書き込みを行う。 - 特許庁

At the same time, a VTR section 30 reads the image data stored in the FIFO image memory 15, in response to a dynamic image recording start and end time set by a user and records them as dynamic image data.例文帳に追加

同時に、ＶＴＲ部３０では、ＦＩＦＯ画像メモリ１５に蓄積された画像データを、ユーザが設定した動画記録開始及び終了時間に応じて読み出して動画データとして記録する。 - 特許庁

This device is obtained by improving a transport stream generator having a transmission clock generator for generating a transmission clock, digital information storage part for storing transport stream data, FIFO memory for outputting the transport stream data on the basis of the transmission clock of the transmission clock generator and CPU for reading the transport stream data out of the digital information storage part and writing them in the FIFO memory corresponding to a write signal.例文帳に追加

本発明は、伝送クロックを発生する伝送クロック発生器と、トランスポートストリームデータを記憶するデジタル情報記憶部と、伝送クロック発生器の伝送クロックに基づいて、トランスポートストリームデータを出力するＦＩＦＯメモリと、デジタル情報記憶部のトランスポートストリームデータを読み出し、ライト信号によりＦＩＦＯメモリに書き込むＣＰＵとを有するトランスポートストリーム発生器に改良を加えたものである。 - 特許庁

In the television camera, signals in required areas including an imaging object among output video signals of an imaging element are segmented by an FIFO memory, and also required areas of a reference image are segmented by an image memory, so that those segmented video signals are outputted to be displayed in a line.例文帳に追加

撮像素子の出力映像信号のうち撮像対象を含む必要な領域の信号をＦＩＦＯメモリを用いて切り出し、かつ、参照画像の必要な領域を画像メモリを用いて切り出して、それら切り出された映像信号を並べて表示できるように出力する。 - 特許庁

The memory controller includes a delay circuit 3 for delaying data strobe signals and at least two FIFO buffer parts 7, 8, 9 for respectively storing the data values of data signals from a memory on the basis of the at least two data strobe signals delayed by the delay circuit 3.例文帳に追加

本発明にかかるメモリ制御装置は、データストローブ信号を遅延させる遅延回路３と、遅延回路３により遅延された少なくとも２つのデータストローブ信号に基づき、メモリからのデータ信号のデータ値を各々格納する少なくとも２つのＦＩＦＯバッファ部７、８、９を有する。 - 特許庁

The multiplexer inputs the data of a left image storing line memory in the order from a left image to a right image by first-in first-out (FIFO) system and outputs data of a right image storing line memory in the order from a right pixel to a left pixel by first-in last-out (FILO) system and outputs the data.例文帳に追加

マルチプレクサは左画像格納ラインメモリのデータを、先入れ先出し方式（ＦＩＦＯ）によって左画素から右画素の順にデータを入力し、右画像格納ラインメモリのデータを、先入れ後出し方式（ＬＩＦＯ）により右画素から左画素の順にデータ入力して出力する。 - 特許庁

An FIFO managing part 40 sets a division ratio on the basis of required memory capacity and the capacity of the memory 60, divides data inputted from an input part 10 on the basis of the division ratio to store the data, connects data read from the memory 60 and the disk drive 30 and sequentially outputs the connected data from an output part 70.例文帳に追加

ＦＩＦＯ管理部４０は、必要なメモリ容量とメモリ６０の容量とに基づいて分割比を設定し、入力部１０から入力されたデータをこの分割比に基づいてメモリ６０とディスク装置３０とに分割して格納し、メモリ６０とディスク装置３０から読み出されたデータを結合して順次出力部７０から出力する。 - 特許庁

Meanwhile, in a transmitter 26, the TS packet read from the disk 42 is supplied to the decoder 7 through a switch 31, an MV link IC 16 and a DEMUX 5 and a FIFO memory 6 on the basis of the time stamp added to it at such timing when time intervals of adjacent TS packets with each other are of the same state as a receiving mode.例文帳に追加

一方、トランスミッタ２６では、ハードディスク４２から読み出されたＴＳパケットが、それに付加されているタイムスタンプに基づいて、隣接するＴＳパケットどうしの時間間隔が受信時の状態と同一となるようなタイミングで、スイッチ３１、ＭＶリンクＩＣ１６、ＤＥＭＵＸ５、およびFIFOメモリ６を介して、ＡＶデコーダ７に供給される。 - 特許庁

Although the data writing speed to the hard disk 24 is fluctuated and may be below the data transfer speed of the input data, overrun of the input data can be prevented by the combination of the hardware FIFO of the input buffer circuit 14 and the software FIFO by the system memory 20 even if the the writing speed of the hard disk drops, and stable long-time data recording can be performed.例文帳に追加

ハードディスク２４へのデータ書き込み速度は変動し、入力データのデータ転送速度を下回ることがあるが、入力バッファ回路１４のハードウェアＦＩＦＯと、システム・メモリ２０によるソフトウェアＦＩＦＯの組み合わせで、ハードディスクの書き込み速度低下時も入力データのオーバーランが起こらず、安定した長時間データ記録が可能になる。 - 特許庁

In the decoding device, a message calculation unit 201 which performs operation of a variable node or operation of a check node based upon a check matrix defining LDPC codes by using a message and outputs a message obtained through operation has a small FIFO memory 317 temporarily storing the message used for the operation of the variable node or the operation of the check node to delay it.例文帳に追加

メッセージを用いて、LDPC符号を定義する検査行列に基づき、バリアブルノードの演算、又はチェックノードの演算を行い、演算の結果得られるメッセージを出力するメッセージ計算部２０１は、バリアブルノードの演算、又はチェックノードの演算に用いるメッセージを一時記憶することにより遅延する小FIFOメモリ３１７を有する。 - 特許庁

The packet retransmission control apparatus for transmitting the packet to a network according to a transmission request including a pointer to the packet on a memory comprises an FIFO 36 for retransmission for accumulating the transmission request to the transmitted packet; and a means for retransmitting by using the transmission request of the FIFO 36 for retransmission when the retransmission is needed.例文帳に追加

メモリ上のパケットへのポインタを含んだ送信要求に従ってパケットをネットワークに転送するパケット再送制御装置において、転送済みのパケットに対する送信要求を蓄積する再送用ＦＩＦＯ３６を備え、再送が必要な時にこの再送用ＦＩＦＯ３６の送信要求を用いて再転送を行なう手段を設けて構成する。 - 特許庁

Concerning the DMA transfer control system, in which data are transferred between a peripheral device 14 and a main memory 3 by a DMA device 1 provided with a read controller 6, a write controller 7 and a FIFO 9, the amount of data stored in the said FIFO 9 is monitored and a transfer mode and write/read timing the determined on the basis of this data amount.例文帳に追加

読出し制御装置６と書込み制御装置７とＦＩＦＯ９とを備えたＤＭＡ装置１で周辺装置１４とメインメモリ３間のデータの転送を行うＤＭＡ転送制御方式であって、前記ＦＩＦＯ９に蓄積されているデータ量を監視し、このデータ量に基づいて転送モード及び書込み・読出しのタイミングを決定する。 - 特許庁

The unit dot control data written in the FIFO memory 430 are supplied via a Tmp register 440 to a shift register 450, and converted into serial data, and supplied via a driver 460 to a blanker 32.例文帳に追加

ＦＩＦＯメモリ４３０に書き込まれた単位ドット制御データは、Ｔｍｐレジスタ４４０を介してシフトレジスタ４５０に供給され、ここでシリアルデータに変換され、ドライバ４６０を介してブランカ３２に供給される。 - 特許庁

A filtering LSI 114 compares received data 122 sequentially stored in an FIFO memory 123 with an abort pattern stored in a filtering setting register 132 and deletes data coincident with the abort pattern.例文帳に追加

フィルタリング用ＬＳＩ１１４は、受信したデータ１２２を順に格納するＦＩＦＯメモリ１２３に格納された後、フィルタリング用設定レジスタ１３２に格納された廃棄パターンと比較され、一致したデータは削除される。 - 特許庁

Discharge data 104 received at a nozzle module position nmp 1.5-3.5 are once stored in an FIFO memory 1402, sequentially read at timing of the nozzle module positions nmp 2.5, 3.5, 4.5, 5.5 and 6.5, and outputted.例文帳に追加

ノズルモジュール位置ｎｍｐ１．５〜３．５で受信した吐出データ１０４は一旦ＦＩＦＯメモリ１４０２に格納され、それぞれノズルモジュール位置ｎｍｐ２．５、３．５、４．５、５．５、６．５のタイミングで順に読み出されて出力される。 - 特許庁

An FIFO memory 301 provided on the input side of an LED array driving part 200 is reset by a main scanning line synchronous signal/ LSYNC from a controller part 302 for taking in image data for one line in main scanning.例文帳に追加

ＬＥＤアレイ駆動部２００の入力側に設けられているＦＩＦＯメモリ３０１は、コントローラ部３０２からの主走査ライン同期信号／ＬＳＹＮＣによってリセットされ、主走査１ライン分の画像データを取り込む。 - 特許庁

To provide a FIFO memory device which allows a system in a data transmission side to confirm data in a desired place out of data of which the number of registered data has been confirmed, without enlarging a circuit scale or complicating processing.例文帳に追加

回路規模の増大や処理の複雑化を招くことなく、データの送信側のシステムが、登録数を確認したデータのうちの所望の順番のデータを確認することのできるＦＩＦＯメモリ装置を提供する。 - 特許庁

A memory controller transfers therein the reception data to a RAM, using the DMA controller, while receiving a control signal from a timer/transfer control part, since a large volume of data is accumulated in the FIFO circuit.例文帳に追加

この時、ＦＩＦＯ回路に大量のデータがまだ蓄積されているので、メモリコントローラはタイマ・転送制御部からの制御信号を受信しながらＤＭＡコントローラを使用して受信データをＲＡＭへ転送していく。 - 特許庁

A code output abbreviation means 136 counts one or more numbers of continuation of codes which can not be stored in the coding FIFO memory 123 due to a lack of free space among the generated codes as a skip number.例文帳に追加

符号出力省略手段１３６は、生成された符号のうち、空き容量不足により符号化ＦＩＦＯメモリ１２３に格納できなかった符号の１以上の連続数をスキップ数として計数する。 - 特許庁

Next, the developed dot pattern data are transmitted to be once stored in a FIFO memory 4 and when there is an output enable signal, the dot pattern data are outputted to the drive circuits 10a, 10b of a display panel 9 and the display contents are luminously displayed.例文帳に追加

次に、展開したドットパターンデータを送出してＦＩＦＯメモリ４にいったん格納し、出力イネーブルを受けて表示パネル９のドライブ回路１０ａ，１０ｂに出力して表示コンテンツを発光表示する。 - 特許庁

The relay server 10 receives contributed information from one front end server 40 out of a plurality of front end servers 40, prepares newly-arrived information from the received contributed information and stores it in an FIFO memory 20.例文帳に追加

リレーサーバ１０は、複数のフロントエンドサーバ４０のうちいずれか一のフロントエンドサーバ４０から投稿情報を受信し、受信した投稿情報から新着情報を作成し、ＦＩＦＯメモリ２０に格納する。 - 特許庁