「FIFO memory」に関連した英語例文の一覧と使い方(9ページ目) - Weblio英語例文検索

Then, buffers 104 to 106 corresponding to the identified logical channels are selected, the pieces of the reception data other than ones used for the channel identification are read out from the FIFO memory 202, and are transferred to the selected buffers.例文帳に追加

そして、特定された論理チャネルに対応するバッファ１０４〜１０６を選択し、チャネルの特定に使用したデータ以外の受信データをＦＩＦＯメモリ２０２から読み出し、読み出したデータを選択したバッファに転送する。 - 特許庁

At this point, the original audio is delayed by a memory 16 operated in a FIFO mode, the original audio is delayed through a path of ADC 22 to memory16 to DAC 27 and synthesized with the original audio to drive a speaker 60.例文帳に追加

この時、原音声の遅延はメモリ１６をＦＩＦＯ動作させることにより行うので、原音声をＡＤＣ２２→メモリ１６→ＤＡＣ２７というパスを経て遅延させ、これを原音声に合成し、スピーカ６０を駆動する。 - 特許庁

Thus, in the digital broadcast streams of the multiplex broadcast channels, a corresponding word is outputted from a FIFO memory and stored in a CA buffer by a grant signal of an arbiter that arbitrates bus occupancy by the CA buffer.例文帳に追加

それにより、ＣＡバッファのバス占有を仲裁するアービタのグラント信号によって、多重放送チャンネルのデジタル放送ストリームのうち、該当ワードがＦＩＦＯメモリから出力されてＣＡバッファに保存される。 - 特許庁

By setting FIFO memories 61-63 between the frame memory 1 and the serializer 7, the clock for reading operation of the address data (clock A) is separated from the clock for processing operation of the read address data (clock B).例文帳に追加

そして、フレームメモリ１とシリアライザ７との間にＦＩＦＯメモリ６１〜６３を配置することにより、アドレスデータの読出し動作のクロック（クロックＡ）と、読み出されたアドレスデータの処理動作データのクロック（クロックＢ）とを分離する。 - 特許庁

A data buffer memory 15 is provided with a first storage area to store stream data and a second storage area to store the picture data, and inputs and outputs the stream data between the first storage area and a CPU 10 in a FIFO system.例文帳に追加

データバッファメモリ１５は、ストリームデータを記憶する第１の記憶領域と、ピクチャデータを記憶する第２の記憶領域とを有し、第１の記憶領域とＣＰＵ１０との間でＦＩＦＯ方式でストリームデータを入出力する。 - 特許庁

Where a first control unit 10 operates as an active system, and a second control unit 20 operates as a standby system, a controller 14 outputs the data to be transferred to the second control unit 20 to the buffer memory 16 of an FIFO system.例文帳に追加

第一の制御ユニット１０がアクティブ系、第二の制御ユニット２０がスタンバイ系として動作する場合、コントローラ１４は、第二の制御ユニット２０へ転送すべきデータをＦＩＦＯ方式のバッファメモリ１６に出力する。 - 特許庁

A dot correction part 7 in the internal interface 6 of a laser printer 2 is provided with a number of generating times setting means 78 for setting the number of the repeatedly generating times of the same picture data by a FIFO memory 72 being a picture data generating means.例文帳に追加

レーザプリンタ２の内部インターフェイス６内のドット補正部７は、画像データ生成手段であるＦＩＦＯメモリ７２による同一の画像データの繰り返しの生成回数を設定する生成回数設定手段７８を設けている。 - 特許庁

The media converter has a physical layer device 101 for connecting a UTP(unshielded twisted pair wire) cable (100BASE-TX) and a physical layer device 102 for connecting an optical cable (100BASE-FX), and an FIFO memory 103 is connected in between.例文帳に追加

１００ＢＡＳＥ−ＴＸ：ＵＴＰケーブルを接続するための物理層デバイス１０１と、１００ＢＡＳＥ−ＦＸ：光ケーブルを接続するための物理層デバイス１０２とを有し、その間にＦＩＦＯメモリ１０３が接続されている。 - 特許庁

The IP telephone set 10 is provided with a buffer memory 15, for performing the FIFO of RTP packets 60, containing transmission voice or reception voice and an MPU 14 for controlling the transmission and reception of the RTP packets 60, between an IP network 30.例文帳に追加

ＩＰ電話機１０は、送話音声又は受話音声を含むＲＴＰパケット６０を先入れ先出しするバッファメモリ１５と、ＩＰネットワーク３０との間でＲＴＰパケット６０の送受信を制御するＭＰＵ１４とを備える。 - 特許庁

When the loss of the frame data is generated due to the abnormal operation of the FIFO memory, the parity arithmetic system of read data is no longer odd-numbered/even-numbered alternating, and any parity error by frame units is generated, and the frame loss can be detected as a result.例文帳に追加

ＦＩＦＯメモリの異常動作によりフレームデータの喪失が生じた場合、読出しデータのパリティ演算方式が奇偶交番でなくなり、フレーム単位のパリティエラーが発生し、その結果フレーム喪失を検出することができる。 - 特許庁

After data for one sector is written in the FIFO memory 4, when a sub-code detecting part 3 reads the track number of the sector, the sector is read and written in the digital recorder 6 when the sector is the one with a desired track number.例文帳に追加

１セクタ分のデータをＦＩＦＯメモリ４に書き込んだのち、サブコード検出部３がこのセクタのトラック番号を読み出したとき、このセクタが所望のトラック番号のものであればこれを読み出してディジタル記録装置６に書き込む。 - 特許庁

An entry number write unit 550 writes region information related to the transaction information into a FIFO memory corresponding to a transaction identifier for identifying transaction processing relating to the request each time the transaction information is written.例文帳に追加

エントリ番号書込部５５０が、トランザクション情報が書き込まれるたびにリクエストに係るトランザクション処理を識別するためのトランザクション識別子に対応するＦＩＦＯメモリに対してトランザクション情報に係る領域情報を書き込む。 - 特許庁

When the FIFO memory 10 is turned into full state, a control part 15 outputs a control signal for permitting the counting operation of a counter 17 and the counter 17 performs the counting of -1 from a preset value and designates the address of a RAM 13.例文帳に追加

ＦＩＦＯメモリ１０が満状態になると、制御部１５がカウンタ１７の計数動作を許可する為の制御信号を出力し、カウンタ１７はプリセット値から−１の計数を行いＲＡＭ１３をアドレス指定する。 - 特許庁

Image information of one frame is divided into plural pieces of partial information, timer interrupts are generated, e.g. at a rate of five times per frame period, image data which has undergone compression processing is read (P1) from a FIFO memory for every interrupt, and the read data is transmitted to a network bus (P2).例文帳に追加

１フレーム期間に５回の割合でタイマ割り込みを発生させ、その割り込み毎にＦＩＦＯメモリ１３から圧縮処理された画像データを読み出し（Ｐ１）、その読み出したデータをネットワークバス１００に送出する（Ｐ２）。 - 特許庁

The determination processing of FIFO to be the next control object in the internal bus control circuit 242, the generation processing of the initial address to be accessed in the main memory 20 in a memory control circuit 341 and the continuous generation processing of addresses using the initial address to be performed when burst access is made are performed in parallel.例文帳に追加

内部バス制御回路２４２における次に制御対象とするＦＩＦＯの決定処理と、メモリ制御回路３４１におけるメインメモリ２０内のアクセスを行う初期アドレスの生成処理と、バーストアクセスを行う際に行う当該初期アドレスを用いたアドレスの連続生成処理とを並行して行う。 - 特許庁

When a command for cancellation is issued after a command for that is issued, the channel controller 101 writes it to a 1st interruption flag register 111 by DMA(direct memory access) control not through an FIFO memory 28 differently from ordinary commands and sends it to a 2nd interruption flag register 112 to set a flag ON.例文帳に追加

そのためのコマンドを発した後に取り消しのコマンドを発すると、チャネル制御装置１０１は通常のコマンドと異なりＦＩＦＯメモリ２８を介することなくこれを第１の中断フラグレジスタ１１１にＤＭＡ制御で書き込み、第２の中断フラグレジスタ１１２に伝達してフラグをオンにする。 - 特許庁

On the other hand, when picture data is supplied from the host PC 110, the picture data is supplied to the laser driver 19 through the buffer memory 36, a control part 16, a FIFO memory 34, and a drive pulse generating part 35, a laser beam corresponding to the picture data is irradiated, and a visible picture is formed on the thermosensitive plane of the optical disk D.例文帳に追加

一方、ホストＰＣ１１０から画像データが供給された場合、その画像データがバッファメモリ３６、制御部１６、ＦＩＦＯメモリ３４および駆動パルス生成部３５を介してレーザドライバ１９に供給され、画像データに対応したレーザ光照射が行われ、光ディスクＤの感熱面に可視画像が形成される。 - 特許庁

When image data is supplied from the host PC 110, the image data is supplied to the laser driver 19 through the buffer memory 36, a control part 16, a FIFO memory 34, and a driving pulse generation part 35, and laser light is radiated in accordance with the image data to form a visible image on the thermosensitive face of the optical disk D.例文帳に追加

一方、ホストＰＣ１１０から画像データが供給された場合、その画像データがバッファメモリ３６、制御部１６、ＦＩＦＯメモリ３４および駆動パルス生成部３５を介してレーザドライバ１９に供給され、画像データに対応したレーザ光照射が行われ、光ディスクＤの感熱面に可視画像が形成される。 - 特許庁

On the contrary, when picture data is supplied from the host PC 110, the picture data is supplied to the laser driver 19 through the buffer memory 36, a control part 16, a FIFO memory 34, and a drive pulse generating part 35, irradiation of the laser beam is performed for the picture data, and a visible picture is formed on the thermosensitive plane of the optical disk D.例文帳に追加

一方、ホストＰＣ１１０から画像データが供給された場合、その画像データがバッファメモリ３６、制御部１６、ＦＩＦＯメモリ３４および駆動パルス生成部３５を介してレーザドライバ１９に供給され、画像データに対応したレーザ光照射が行われ、光ディスクＤの感熱面に可視画像が形成される。 - 特許庁

Thereafter, from the first positions of the detected frame, compressed data is transferred to a FIFO memory within a signal processing part (step S6), a decoder within the signal processing part is started (step S7), and reproduction is started to perform extension and reproduction of the compressed data (step S8).例文帳に追加

その後、検出したフレーム先頭位置から、圧縮データを信号処理部内のＦＩＦＯメモリへ転送し(ステップＳ６）、信号処理部内のデコード装置を起動し(ステップＳ７）、再生を再開して圧縮データの伸張、再生を行う（ステップＳ８）。 - 特許庁

A reply control part 40a registers the sequence in which replies sent out through memory control parts 20a to 23a and signal lines 210a to 213a become effective in a reply sending-out order registration FIFO 50a through a signal line 400a.例文帳に追加

リプライ制御部４０ａはメモリ制御部２０ａ〜２３ａおよび信号線２１０ａ〜２１３ａを介して送出されるリプライが有効になった順番を信号線４００ａを介してリプライ送出順登録ＦＩＦＯ５０ａに登録する。 - 特許庁

This main memory managing method without using any reference bit can be realized by providing a means for designating the minimum number of pages to be assigned to a process (job), and operating page-out pages whose number exceeds the minimum number of pages in the order of page assignment order (FIFO).例文帳に追加

プロセス（ジョブ）へ割り当てする最小のページ数を指定する手段を設け、その最小のページ数を超過したページに対しページ割り当て順（ＦＩＦＯ）にページアウトを行うことで参照ビットを用いない主記憶管理方法を実現する。 - 特許庁

To provide a packet communication system, which guarantees the time order of a reception packet transfer completion to a memory and a reception completion interrupt occurrence to a CPU, and immediacy, regardless of the number of connection tiers of a common bus and a depth of a reception FIFO portion.例文帳に追加

共通バスの接続段数や受信ＦＩＦＯ部の深さに無関係に、メモリへの受信パケット転送完了とＣＰＵへの受信完了割り込み発生の時間順序性および即時性を保証するパケット通信システムを提供する。 - 特許庁

A character to be transmitted to a FIFO buffer memory 4 and a mark character for instructing and controlling transmission completion for an LSI 3 for communication are written through the control of firmware 1 for communication and a CPU 4 on the basis of a transmission instruction of an application.例文帳に追加

アプリケーションの送信指示に基づいて、ＦＩＦＯバッファメモリ４に伝送するキャラクタと通信用ＬＳＩ３に対する送信完了を指示制御するためのマークキャラクタを通信用ファームウェア１及びＣＰＵ２の制御を通じて書き込む。 - 特許庁

The relay sever 10 distributes the prepared newly-arrived information to all other front end servers 40, specifies the front end server 40 that does not have the distributed newly-arrived information, and transmits all newly-arrived information stored in the FIFO memory 20.例文帳に追加

そして、リレーサーバ１０は、作成した新着情報を、他の全てのフロントエンドサーバ４０に配信し、配信した新着情報を保有しないフロントエンドサーバ４０を特定し、ＦＩＦＯメモリ２０に記憶されている全ての新着情報を送信する。 - 特許庁

To successively transfer data being output from the memory of a synchronous FIFO to a PCI bus, and also transfer the data without losing even if disabled by the controller of the other party when transferring multiple data to the PCI bus.例文帳に追加

ＰＣＩバスに複数のデータを転送させる場合において、同期式ＦＩＦＯのメモリから出力されるデータを、連続してＰＣＩバスに転送することができ、かつ相手のコントローラによって非有効にされても消失することなく転送する。 - 特許庁

Further, the memory controller includes a comparator 4 for comparing the data values stored in the at least two FIFO buffer parts and a control circuit 3 for controlling the delay time of the data strobe signals by using the delay circuit 3 on the basis of the compared result 10 of the comparator 4.例文帳に追加

更に、少なくとも２つのＦＩＦＯバッファ部に格納されたデータ値を比較する比較器４と、比較器４の比較結果１０に基づき、遅延回路３を用いてデータストローブ信号の遅延時間を制御する制御回路３を有する。 - 特許庁

When a writing command of the multicast packet data is received from a network processor, a determination circuit 22 stores the multicast packet data received from the network processor to the FIFO 24, and writes the multicast packet data into a corresponding queue in a memory 11.例文帳に追加

ネットワークプロセッサからマルチキャストのパケットデータの書き込みコマンドを受けたときに、判定回路２２は、ＦＩＦＯ２４にネットワークプロセッサから受けたマルチキャストのパケットデータを格納し、メモリ１１内の対応するキューにマルチキャストのパケットデータを書き込む。 - 特許庁

When the packet to which the DMA transfer is instructed is stored in a remote memory area of the RAM, the asynchronous transmission DMA 31 starts DMAs to the respective pieces of data to constitute the packet and writes the DMAs to the asynchronous transmission FIFO 32 every piece of data.例文帳に追加

そして、アシンクロナス送信DMA３１は、DMA転送することが指示されたパケットが、RAMの離れたメモリ領域に格納されている場合、そのパケットを構成するデータのそれぞれに対してDMAを起動し、それぞれのデータ毎にアシンクロナス送信FIFO３２に書き込む。 - 特許庁

The media converter includes a physical layer device 101 for connection of a UTP(unshielded twisted pair) cable specified by the 100 BASE-TX, a physical device 102 for connection of an optical cable specified by the 100 BASE-FX, and a FIFO memory 103 between them.例文帳に追加

１００ＢＡＳＥ−ＴＸ：ＵＴＰケーブルを接続するための物理層デバイス１０１と、１００ＢＡＳＥ−ＦＸ：光ケーブルを接続するための物理層デバイス１０２とを有し、その間にＦＩＦＯメモリ１０３が接続されている。 - 特許庁

When an acknowledgement signal 271 exists while a burst request signal 272 is being asserted, a DMA controller 280' continuously transfers a prescribed kind of data in a FIFO memory 290 to the input/output device concerning the one acknowledgement signal.例文帳に追加

バースト要求信号２７２がアサートされているときに、アクノリッジ信号２７１があると、その１つのアクノリッジ信号に対して、ＤＭＡコントローラ２８０’は、ＦＩＦＯメモリ２９０内の所定数のデータは連続してその入出力装置に転送する。 - 特許庁

Since the FIFO memory 63 converts input data to a puncture coding circuit 64 into intermittent data in the unit of bits by each data frame, the puncture coding circuit 64 can conduct processing in the unit of bits and the circuit scale can be reduced.例文帳に追加

パンクチャー符号化回路６４の入力データは、ＦＩＦＯメモリ６３により、データフレーム毎のビット単位の間欠データに変換されるので、パンクチャー符号化回路６４ではビット単位の処理が可能になり、回路規模を削減することができる。 - 特許庁

A frame memory 19 temporarily stores full pixel data obtained by a high pixel image-pickup element 4 and an FIFO image memory 15 stores a part of the full pixel data, obtained by the high pixel image pickup element 4 in a consecutive form by a prescribed time, while being segmented at a position and a size of a proper viewing angle by a dynamic image segmentation section 9.例文帳に追加

高画素撮像素子４で得られた全画素データは、フレームメモリ１９に一時的に保持され、また、高画素撮像素子４で得られた全画素データの一部は、動画切出し部９によって適当な画角の位置及び大きさで切出されて、所定時間分だけ連続した形でＦＩＦＯ型画像メモリ１５に蓄積される。 - 特許庁

When picture data is supplied from the host PC 110, the picture data is supplied to the laser driver 19 through the buffer memory 36, a control section 16, a FIFO memory 34, and a drive pulse generating section 35, laser beam irradiation corresponding to the picture data is performed, and a visible picture is formed on a color change layer 205 of the optical disk 200.例文帳に追加

一方、ホストＰＣ１１０から画像データが供給された場合、その画像データがバッファメモリ３６、制御部１６、ＦＩＦＯメモリ３４および駆動パルス生成部３５を介してレーザドライバ１９に供給され、画像データに対応したレーザ光照射が行われ、光ディスク２００の変色層２０５に可視画像が形成される - 特許庁

An FIFO buffer is mounted on each port of the memory control unit 1 having the plurality of ports, and in accessing to the memory, tag information is generated in accordance with its priority order, packed with an address and stored in the buffers 21-24, and the access sequence of each port is ensured with hardware by reconstructing the priority order based on the tag information at the outlet of each buffer.例文帳に追加

複数のポートを持つメモリ制御装置１の各ポートにＦＩＦＯバッファを実装し、メモリへのアクセス時にその優先順位に応じてタグ情報を生成してアドレスとパックしてバッファ２１〜２４に格納し、バッファの出口でタグ情報を元に優先順位を再構築することで各ポートのアクセス順序をハードウェアで保証する。 - 特許庁

The DSP 303 distinguishes a radio wave representing Rayleigh fading using a plurality of paths from a radio wave representing the Rayleigh fading by filtering by a Doppler spectrum filter 305, sets a delay quantity of the memory 301 in the FIFO memory, and sets a complex coefficient of the complex multiplier 302 on the basis of parameters of reception power, a phase and a Doppler frequency.例文帳に追加

ＤＳＰ３０３は、複数のパスを利用してレイリーフェージングを表現する電波とドップラースペクトラムフィルタ３０５でフィルタリングしてレイリーフェージングを表現する電波とを選別し、ＦＩＦＯ型メモリー３０１の遅延量を設定し、受信電力、位相及びドップラー周波数のパラメータに基づいて複素乗算器３０２の複素係数を設定する。 - 特許庁

When image recording is started, an encoder signal period counter 11 measures the period of an encoder signal PU and the correcting section 12 adds a value for correcting the periodic error to the measurement (count) before it is stored in an FIFO memory 13.例文帳に追加

そして、画像記録が開始された際には、エンコーダ信号周期カウンタ１１によってエンコーダ信号ＰＵの周期を測定し、補正部１２によって、その測定値（カウント値）に周期誤差を補正する補正値を加えて、これをＦＩＦＯメモリ１３に格納する。 - 特許庁

The look-up head DC controls section 3 forms the redundancy bit data word S3 which is finest for the data words to be currently encoded satisfying the run-length restraining conditions by referencing the plural data words outputted from the FIFO memory 2 and the reference redundancy bit data words.例文帳に追加

ルックアヘッドＤＣ制御部３は、ＦＩＦＯメモリ２から出力された複数のデータ語と基準の冗長ビットデータ語とを参照して、ラン・レングス・拘束条件を満たした、現在符号化すべきデータ語のための最良の冗長ビットデータ語Ｓ３を生成する。 - 特許庁

The CRC data of main signal data written to the FIFO memory 10 are computed and the CRC computed result 20 and a data head indication bit 21 indicating the head of data are multiplexed in a multiplex part 19 and then written in synchronism with the head of the next frame data.例文帳に追加

ＦＩＦＯメモリ１０に書き込む主信号データのＣＲＣデータを演算し、このＣＲＣ演算結果２０とデータの先頭を指示するデータ先頭指示ビット２１を多重部１９で多重してから、次のフレームデータの先頭に同期させて書き込む。 - 特許庁

The converted data are outputted to a first-in first-out(FIFO) 32/34 by a buffer 44 and outputted through a direct memory access controller 20 to a high-speed bus 50 so that these data are transmitted through the high-speed bus 50 to a recording device or the like and recorded.例文帳に追加

変換されたデータはバッファ４４によってＦＩＦＯ３２／３４に出力され、ＦＩＦＯ３２／３４およびＤＭＡコントローラ２０を介して高速バス５０に出力されるので、高速バス５０を通して、記録装置などに伝送され、記録される。 - 特許庁

In the FIFO system buffer device 161 of different input and output transfer bit numbers, a controller 310 jumps input and output pointers according to given conditions after data transfer of a given unit (for example, sector unit) to a buffer memory part 300.例文帳に追加

入出力転送ビット数の異なるＦＩＦＯ方式のバッファ装置１６１において、コントローラ３１０は、バッファメモリ部３００に対する所定単位（例えばセクタ単位）のデータ転送終了後に、入出力ポインタを所定の条件に従ってジャンプさせる。 - 特許庁

After finishing this processing, the memory stick controller interrupts the apparatus CPU, the apparatus CPU determines the quality of a result of a series of processing by referring to an interrupt data register, on the basis of this interrupt, and refers to FIFO being a result of get-in processing.例文帳に追加

この処理が終了したら、メモリスティック・コントローラは機器ＣＰＵに割り込みをかけ、機器ＣＰＵは、これに基づいて割り込みデータ・レジスタを参照して一連の処理の結果の良否を判定を行ない、ゲット・イント処理の結果であるＦＩＦＯの参照を行なう。 - 特許庁

For example, when the data transfer length of the read request R1a is long, the first division request of a read request R2a is executed when storing read data from a third memory 3 in a first read FIFO 8 in response to the first division request.例文帳に追加

例えば、リード要求Ｒ１ａのデータ転送長が長い場合には、その最初の分割要求に応じて、第３メモリ３から第１リードＦＩＦＯ８に読み出しデータが格納された時点で、リード要求Ｒ２ａの最初の分割要求が実行される。 - 特許庁

The PCI slots 0 and 1 are used to output request signals (REQ#) alternately under the control of a PCI bus control part 5 and the right to use the PCI bus is obtained more to input video data stored in, for example, a main storage memory 3 to a FIFO 6 through a host bridge 4.例文帳に追加

ＰＣＩスロット０及び１を使用し、ＰＣＩバス制御部５の制御に従って、交互にリクエスト信号（ＲＥＱ＃）を出力し、ＰＣＩバスの使用権をより多く獲得し、例えば主記憶メモリ３に記憶されるビデオデータをホストブリッジ４を介してＦＩＦＯ６に取り込む。 - 特許庁

By comparing the peak values of absolute addition outputs Oabs, as changing activation intervals of write enable signals WR, whether the data stored in the FIFO memory 312 is a data obtained within the guard period can be determined, thus enabling to detect a guard interval period.例文帳に追加

ライトイネーブル信号ＷＲを活性化させる間隔を変化させつつ、絶対値加算出力Ｏａｂｓのピーク値を比較していくことでＦＩＦＯメモリ３１２に記憶されたデータがガード期間のデータであるか否かを判定することができ、ガードインターバル期間の検出が可能となる。 - 特許庁