「Memory cell」に関連した英語例文の一覧と使い方(23ページ目) - Weblio英語例文検索

The semiconductor memory device includes a memory cell 50 formed in an SOI layer, and the memory cell has a first transistor 10, which is a type of being partially depleted, and a second transistor 20.例文帳に追加

ＳＯＩ層に形成されたメモリーセル５０を備え、このメモリーセルは、部分空乏型の第１トランジスター１０と、第２トランジスター２０とを有する。 - 特許庁

The non-volatile semiconductor storage device comprises a memory cell 100 containing first and second MONOS memory cells, and a plurality of memory cell array regions.例文帳に追加

不揮発性半導体記憶装置は、第１，第２のＭＯＮＯＳメモリセルを有するメモリセルを１００、複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

The semiconductor memory includes a memory cell array and an input circuit which receives an input signal supplied from the outside to be stored in the memory cell array.例文帳に追加

半導体メモリは、メモリセルアレイと、メモリセルアレイに格納するために外部から供給される入力信号を入力する入力回路とを備えている。 - 特許庁

To non-destructively and surely read a stored logical value only from a selected memory cell without being affected by the other memory cell in a ferroelectric memory array.例文帳に追加

強誘電体メモリアレイにおいて、他のメモリセルの影響を受けることなく、選択したメモリセルからのみ、その記憶論理値を非破壊的に確実に読み出す。 - 特許庁

To provide a non-volatile semiconductor memory and the manufacturing method thereof whereby the variation of the threshold voltage of its memory cell is suppressed while microminiaturizing its memory cell.例文帳に追加

微細化をはかりつつ、メモリセルのしきい値電圧の変動が抑制された不揮発性半導体記憶装置およびその製造方法を提供する。 - 特許庁

A semiconductor memory includes a first memory cell provided in an even-numbered column j, and a second memory cell provided in an odd-numbered column (j+1).例文帳に追加

本発明の例に関わる半導体メモリは、偶数カラムｊ内に配置される第１メモリセルと、奇数カラムｊ＋１内に配置される第２メモリセルとを備える。 - 特許庁

The memory cell with the first address and the memory cell with the second address are not adjacent to each other in at least row and column directions in the memory array 2.例文帳に追加

第１のアドレスのメモリセルと第２のアドレスのメモリセルとは、メモリアレイ２内では少なくとも行方向および列方向において隣接しない。 - 特許庁

The semiconductor storage device includes an antifuse 53, a memory cell array 11 including memory cells, and a peripheral circuit for accessing the memory cell array 11.例文帳に追加

本発明による半導体記憶装置は、アンチヒューズ５３と、メモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１にアクセスするための周辺回路とを具備する。 - 特許庁

To provide a memory device including a nonvolatile memory cell which can improve the reliability of data without causing an increase in memory cell area.例文帳に追加

不揮発性メモリセルを含むメモリ装置にて、メモリセル領域の増大を伴うことなく、データの信頼性を向上させることができるメモリ装置を提供する。 - 特許庁

The magnetic random access memory is provided with a reference cells in a memory cell array 11 and is constituted in such a manner that the data of the reference cell in the readout is inverted to prevent the data of the selected cell from changing.例文帳に追加

メモリセルアレイ１１に参照セルを設け、読み出し時に参照セルのデータを反転し、選択セルのデータを変化させないようにしている。 - 特許庁

In testing a reference memory cell MC_REF, the cell current of the reference memory cell MC_REF is directly measured from an external terminal 3 via a write driver 31.例文帳に追加

リファレンスメモリセルＭＣ＿ＲＥＦのテスト時において、外部端子３からライトドライバ３１を介してリファレンスメモリセルＭＣ＿ＲＥＦのセル電流を直接測定する。 - 特許庁

The memory cell of the non-volatile memory 1 comprises: a cell selection transistor 5, and a ferroelectric capacitor 2 connected to the cell selection transistor 5 electrically.例文帳に追加

不揮発性メモリ１のメモリセルは、セル選択トランジスタ５と、セル選択トランジスタ５に電気的に接続された強誘電体キャパシタ２とを有している。 - 特許庁

A memory cell used for a memory cell array 27 is not made to be in an over erasure state even if applying an erasing pulse to a first cell for 300 ms is performed four times.例文帳に追加

メモリセルアレイ２７に用いられるメモリセルは、ファーストセルに３００ms間の消去パルス印加を４回行ってもオーバーイレース状態にはならない。 - 特許庁

A conductive wire (3) forming the word line (WL) of a memory cell (MC), and a conductive wire (5) forming a memory cell cell plate electrode (CP), are made on the same wiring layer.例文帳に追加

メモリセル（ＭＣ）のワード線（ＷＬ）を形成する導電線（３）とメモリセルセルプレート電極（ＣＰ）を形成する導電線（５）を、同一配線層に形成する。 - 特許庁

A layout pattern of the memory cell for the test is made a same pattern as the layout pattern of the memory cell, the memory cell section 103 for the test is arranged closely to a memory cell arranged at a position at which a ferroelectric capacitor is easy to deteriorate.例文帳に追加

テスト用メモリセルのレイアウトパターンは、メモリセルのレイアウトパターンと同一としてあり、テスト用メモリセル部１０３は、複数のメモリセルのうち、強誘電体キャパシタが劣化しやすい位置に配置されているメモリセルに対して、近接して、配置されている。 - 特許庁

The power supply voltage supplying means is configured to stop power supplying to the static memory cell in a static memory cell selected state, and to execute power supplying to the static memory cell in a static memory cell unselected state.例文帳に追加

電源電圧供給手段は、スタティックメモリセルが選択された状態でスタティックメモリセルへの電源電圧供給を停止し、スタティックメモリセルが選択されない状態でスタティックメモリセルへの電源電圧供給を実行するよう構成される。 - 特許庁

A control circuit gives a threshold voltage distribution at least a part of which is negative to a memory cell, thereby deleting the holding data of the memory cell, while giving a plurality of positive threshold voltage distributions to the memory cell, thereby writing a plurality of data in the memory cell.例文帳に追加

制御回路は、メモリセルに少なくとも一部が負の閾値電圧分布を与え、これによりメモリセルの保持データを消去する一方、メモリセルに正の複数通りの閾値電圧分布を与え、これによりメモリセルに複数通りのデータを書き込む。 - 特許庁

First paired bit line BM/BM for reading a data out of an arbitrary memory cell in a memory cell train and second paired bit line BS/BS writing a data into another arbitrary memory cell in the memory cell train are formed at different layers with an inter-layer insulating film 32 in between.例文帳に追加

メモリセル列の任意のメモリセルよりデータを読み出す第１のビット線対ＢＭ，／ＢＭと、メモリセル列の他の任意のメモリセルにデータを書き込む第２のビット線対ＢＳ，／ＢＳとは、層間絶縁膜３２を介して、それぞれ異なる層に形成される。 - 特許庁

A redundant information area which has a memory cell storing relief information indicating the location of a defective memory cell is arranged near at least either of a word driver or a plate driver relative to a memory cell area and a redundant memory cell area.例文帳に追加

不良のメモリセルの位置を示す救済情報を保持するメモリセルを有する冗長情報領域は、メモリセル領域および冗長メモリセル領域に対して、ワードドライバおよびプレートドライバの少なくともいずれかの近くに配置されている。 - 特許庁

An address storage part 140 stores a threshold value memory address for dividing the memory cell array 110 into a first block for storing one bit data for each memory cell and a second block for storing one bit data for each pair of memory cell.例文帳に追加

アドレス記憶部１４０は、メモリセル毎に１ビットデータを記憶させる第１ブロックと、メモリセル対毎に１ビットデータを記憶させる第２ブロックとにメモリセルアレイ１１０を分けるための閾値メモリアドレスを記憶する。 - 特許庁

To provide a semiconductor memory device having a redundancy circuit in which a verification time is reduced and defect caused by interference between a regular memory cell and a memory cell to which a redundancy memory cell is adjacent can be detected.例文帳に追加

検証時間を減少させると共に、正規メモリセルとリダンダンシーメモリセルが隣接したメモリセルの相互間の干渉による不良を検出できるリダンダンシー回路を有する半導体メモリ装置を提供する。 - 特許庁

The semiconductor memory device comprises a memory cell array on which a memory cell MC is disposed and a control circuit 104 for applying a voltage to a bit line 4 and a word line 3 so that a predetermined potential difference is given to the selection memory cell MC.例文帳に追加

半導体記憶装置は、メモリセルＭＣが配置されたメモリセルアレイと、選択メモリセルＭＣに所定の電位差がかかるよう、ビット線４及びワード線３に電圧を印加する制御回路１０４とを備える。 - 特許庁

The nonvolatile semiconductor storage device 100 uses a sense amplifier circuit 22 and a comparator 25 to verify a particular memory cell after applying a write voltage to the memory cell in a memory block MB for a prescribed period at write to the memory cell.例文帳に追加

半導体記憶装置１００は、メモリブロックＭＢ内の特定のメモリセルへの書込動作時に、所定期間書込電圧を印加した後、センスアンプ回路２２およびコンパレータ２５を用いて、ベリファイ動作を行なう。 - 特許庁

To provide a phase change type nonvolatile memory cell capable of recording/erasing at a high speed, and to provide a memory array using the phase change type nonvolatile memory cell and a method for recording information in the phase change type nonvolatile memory cell.例文帳に追加

高速記録・消去が可能な相変化型不揮発性メモリ素子、該相変化型不揮発性メモリ素子を用いたメモリアレーおよび該相変化型不揮発性メモリ素子の情報記録方法を提供する。 - 特許庁

This nonvolatile memory includes a nonvolatile memory cell 11 for storing the data and a read circuit connected to the memory cell 11 via first and second bit lines GBLX, GBLZ for reading the data stored in the memory cell 11.例文帳に追加

データを記憶可能な不揮発性のメモリセル１１及びメモリセル１１に第１、第２ビット線GBLX、GBLZを介して接続されて、メモリセル１１に記憶されたデータを読み出すための読出回路を備える不揮発性記憶装置である。 - 特許庁

Since the normal memory cell MC and the redundant memory cell RMC belong to the different memory mats, the normal memory cell MC can be accessed in parallel along with a deciding process by the recovery deciding circuit 300.例文帳に追加

本発明によれば、通常メモリセルＭＣと冗長メモリセルＲＭＣとが互いに異なるメモリマットに属していることから、救済判定回路３００による判定動作と並行して、通常メモリセルＭＣにアクセスできる。 - 特許庁

In a three dimensional stacked nonvolatile semiconductor memory, a first block has a selected first cell unit including a memory cell to be read and a non-selected second cell unit not including a memory cell to be read.例文帳に追加

三次元積層不揮発性半導体メモリでは、第一ブロックは、リード対象となるメモリセルを含む選択された第一セルユニット及びリード対象となるメモリセルを含まない非選択の第二セルユニットを有する。 - 特許庁

A local selection gate electrode CSG partially selects memory cell transistors MT (for example, memory cell transistors MT_0 to MT_7) and then can make other memory cell transistors MT (for example, memory cell transistors MT_8 to MT_63) unselected, so that a high voltage need not be applied to the memory cell transistors MT having been made unselected.例文帳に追加

局所選択ゲート電極ＣＳＧが、部分的にメモリセルトランジスタＭＴを選択（例えばメモリセルトランジスタＭＴ_0〜ＭＴ_7）することで、その他のメモリセルトランジスタＭＴ（例えばメモリセルトランジスタＭＴ_8〜ＭＴ_63）を非選択状態にすることができ、当該非選択状態とされたメモリセルトランジスタＭＴに高電圧を与える必要がない。 - 特許庁

When one threshold level out of the plurality of threshold level is written in a first memory cell in the memory cell array, a slightly lower threshold level than the original threshold level is written, when write is not performed continuously for a second memory cell being adjacent to the first memory cell, the original threshold level is written in the first memory cell.例文帳に追加

制御回路は、メモリセルアレイ内の第１のメモリセルに複数の閾値レベルのうちの１つの閾値レベルを書き込むとき、本来の閾値レベルより僅かに低い閾値レベルに書き込み、第１のメモリセルと隣接する第２のメモリセルに連続して書き込みが行なわれない場合、第１のメモリセルに本来の閾値レベルを書き込む。 - 特許庁

The magnetic resistance memory and its manufacturing method is constituted of the memory cell to store an information, a conductive wire to change a magnetization direction of the memory cell by generating a magnetic field, and at least one magnetic flux concentrating island to concentrate flux onto the memory cell located between the conductive line and the memory cell.例文帳に追加

情報を保存するメモリセルと、磁場を発生させて前記メモリセルの磁化方向を変化させる導電線と、導電線とメモリセルの間に位置してメモリセルに磁束を集中させる少なくとも１つの磁束集束アイランドとを備える磁気抵抗メモリおよびその製造方法。 - 特許庁

The semiconductor memory device includes memory cell array areas 201, 202, a peripheral circuit area 301 arranged between the memory cell array areas, a pad row 101 arranged between the memory cell array area 201 and the peripheral circuit area, and a pad row 102 arranged between the memory cell array area 202 and the peripheral circuit area.例文帳に追加

メモリセルアレイ領域２０１，２０２と、これらの間に配置された周辺回路領域３０１と、メモリセルアレイ領域２０１と周辺回路領域との間に配置されたパッド列１０１と、メモリセルアレイ領域２０２と周辺回路領域との間に配置されたパッド列１０２と、を備える。 - 特許庁

A redundant file memory RFL recording the first replacement information S0-2 that has an address of a defective cell to be replaced by a redundant cell is constituted of memory cells having the same constitution as a normal memory cell, and the redundant file memory is also accessed at the time of accessing a normal memory cell.例文帳に追加

本発明は、冗長セルへの置換をすべき不良セルのアドレスを有する第１の置換情報S0-2を記録する冗長ファイルメモリRFLを、通常のメモリセルと同じ構成のメモリセルで構成し、通常のメモリセルへのアクセス時に同時に冗長ファイルメモリにアクセス可能にする。 - 特許庁

The controller selects one of the first and second memory cells based on the frequency the first memory cell has been eliminated, the time elapsed after the first memory cell has been eliminated, the frequency the second memory cell has been eliminated, and the time elapsed after the second memory cell has been eliminated.例文帳に追加

制御部は、第１メモリセルが消去された回数、第１メモリセルが消去された後に経過した時間、第２メモリセルが消去された回数、及び第２メモリセルが消去された後に経過した時間に基づいて第１メモリセル及び第２メモリセルのうちのいずれか１つを選択する。 - 特許庁

The phase-change memory device includes a first mode set to activate, when boundary crossing occurs in a burst mode, both of one word line of a first phase-change memory cell array and one word line of a second phase-change memory cell array, and read data from the first phase-change memory cell array and the second phase-change memory cell array.例文帳に追加

バーストモードで境界交差が発生する場合、第１相変化メモリセルアレイの１本のワードラインと第２相変化メモリセルの１本のワードラインとを共に活性化させ、第１相変化メモリセルアレイと第２相変化メモリセルアレイとからデータを読出す相変化メモリ装置の第１モードを設ける。 - 特許庁

A two transistors one capacitor type memory cell in which an one transistor one capacitor type memory cell is made the basics and a MOS transistor making potential difference between ferroelectric capacitors in the non-selection ferroelectric memory cell is added is adopted, while a cell plate line of an adjacent ferroelectric memory cell is made common.例文帳に追加

１トランジスタ１キャパシタ型メモリセルを基本とし、非選択強誘電体メモリセル内の強誘電体キャパシタ電極間の電位差をゼロにするＭＯＳトランジスタを追加する２トランジスタ１キャパシタ型メモリセルを採用するとともに、隣接する強誘電体メモリセルのセルプレート線を共通にする。 - 特許庁

The memory part 9 is provided with a main cell array 7 having a plurality of nonvolatile memory cells 29, a nonvolatile first reference cell 3 being reference, and a first sense amplifier 5 reading out data of the memory cell 29 based on an output of the main memory cell 29 and an output of the first reference cell 3.例文帳に追加

記憶部９は、複数の不揮発性メモリセル２９を有するメインセルアレイ７と、基準となる不揮発性第１リファレンスセル３と、メモリセル２９の出力と第１リファレンスセル３の出力とに基づいてメモリセル２９のデータを読み出す第１センスアンプ５とを備える。 - 特許庁

To make read-out operation speed of memory cell data fast in a latency period by reducing difference of timing at which true memory cell data about an ON-cell and an OFF-cell is detected in a semiconductor memory having a latency period and a serial access period as a read-out operation period of memory cell data.例文帳に追加

メモリセルデータの読み出し動作期間としてレイテンシィ期間及びシリアルアクセス期間を有する半導体記憶装置において、ＯＮセル及びＯＦＦセルについて真のメモリセルデータを検出するタイミングの差を小さくし、レイテンシィ期間におけるメモリセルデータ読み出し動作の高速化を可能とする。 - 特許庁

The integrated circuit apparatus is provided with a memory cell having a cell transistor in which a word line is connected to a gate, and a ferroelectric capacitor in which electrodes of one end and the other end are connected respectively between a source and a drain of the cell transistor, and the memory cell has a memory cell block in which a plurality of memory cells are connected in series.例文帳に追加

ワード線がゲートに接続されたセルトランジスタと、セルトランジスタのソースとドレインとの間に一端と他端の電極がそれぞれ接続された強誘電体キャパシタとを有するメモリセルを備え、このメモリセルが複数個直列に接続されたメモリセルブロックを有する。 - 特許庁

In a memory system of an overlaid system, respective memory cell arrays are activated independently of other memory cell arrays, further, delay of read-out speed by activation of a memory cell array and reset/pre- charge is not caused at the time of read-out between different memory cell arrays by keeping an activation state of respective memory cell arrays.例文帳に追加

オーバーレイド方式のメモリシステムにおいて、それぞれのメモリセルアレイを他のメモリセルアレイとは無関係に活性化し、さらに、それぞれのメモリセルアレイの活性化状態を維持させることにより、異なるメモリセルアレイ間での読み出し時に、メモリセルアレイの活性化、リセット・プリチャージによる読み出し速度の遅延を生じないメモリシステムを提供するものである。 - 特許庁

In a memory system of an overlaid system, respective memory cell array is activated independently of the other memory cell array, further, the memory cell array is activated and delay of readout speed by reset pre- charge is not caused by keeping an activation state of respective memory cell arrays at the time of readout between different memory cell arrays.例文帳に追加

オーバーレイド方式のメモリシステムにおいて、それぞれのメモリセルアレイを他のメモリセルアレイとは無関係に活性化し、さらに、それぞれのメモリセルアレイの活性化状態を維持させることにより、異なるメモリセルアレイ間での読み出し時に、メモリセルアレイの活性化、リセット・プリチャージによる読み出し速度の遅延を生じないメモリシステムを提供するものである。 - 特許庁

In the memory system of the overlaid system, respective memory cell arrays are activated independently of the other memory cell arrays, and activation states of respective memory cell arrays are kept, thereby preventing the occurrence of delay of read-out speed caused by activation of the memory cell array at the time of read-out between different memory cell arrays.例文帳に追加

オーバーレイド方式のメモリシステムにおいて、それぞれのメモリセルアレイを他のメモリセルアレイとは無関係に活性化し、さらに、それぞれのメモリセルアレイの活性化状態を維持させることにより、異なるメモリセルアレイ間での読み出し時に、メモリセルアレイの活性化、リセット・プリチャージによる読み出し速度の遅延を生じないメモリシステムを提供するものである。 - 特許庁

In a semiconductor memory provided with a redundant circuit replacing the defective cell existing on a memory cell array by a redundant cell and relieving the defect, data DQ0-DQ15 of plural bits externally given are written into a memory cell in a memory cell array 30 by a write circuit 40, and read out from the memory cell array 30 by a read circuit 50.例文帳に追加

メモリセルアレイ上に存在する不良セルを冗長セルで置換して欠陥を救済する冗長回路を備えた半導体記憶装置において、外部から与えられる複数ビットのデータＤＱ０〜ＤＱ１５を書き込み回路４０によりメモリセルアレイ３０内のメモリセルに書き込み、これを読み出し回路５０によりメモリセルアレイ３０から読み出す。 - 特許庁

The memory is provided with a dielectric memory cell array 2 having a plurality of ferroelectric memory cells 25, an SRAM cell array having a plurality of SRAM cells 18, and a selection control circuit 5 disposed separately from the ferroelectric memory cell array 2 and the SRAM cell array 1 to control the selection of the ferroelectric memory cell array 2 and the SRAM cell array 1.例文帳に追加

このメモリは、複数の強誘電体メモリセル２５を有する強誘電体メモリセルアレイ２と、複数のＳＲＡＭセル１８を有するＳＲＡＭセルアレイ１と、強誘電体メモリセルアレイ２およびＳＲＡＭセルアレイ１とは別個に設けられ、強誘電体メモリセルアレイ２およびＳＲＡＭセルアレイ１の選択を制御する選択制御回路５とを備えている。 - 特許庁

This semiconductor memory device is provided with a memory cell array having a plurality of cell array blocks each constituted of a plurality of memory cells, and a memory plane setting part for dynamically dividing the memory cell array into a plurality of memory planes each having one or more cell array block and having independent data access operation modes.例文帳に追加

半導体メモリ装置において、複数のメモリセルからなるセルアレイブロックを複数個有するメモリセルアレイと、印加される命令に応じて前記メモリセルアレイを、それぞれ一つ以上のセルアレイブロックからなりそれぞれ独立的なデータアクセス動作モードを有する複数のメモリプレーンに動作的に分割するためのメモリプレーン設定部と、を備える。 - 特許庁

The address control circuit (20) replaces a defective memory cell of the plurality of memory cells (11) with one of the redundant memory cells (12) based on defect address information (W2) indicating an address of the defective memory cell.例文帳に追加

アドレス制御回路（２０）は、不良メモリセルを表す不良アドレス情報（Ｗ２）に基づいて、複数のメモリセル（１１）のうちの不良メモリセルを冗長メモリセル（１２）に置き換える。 - 特許庁