「Over Clock」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

To provide an image reader which easily secures cross point voltage between clock signals at a prescribed voltage level or over.例文帳に追加

クロック信号間のクロスポイント電圧を所定の電圧レベル以上確保することを容易に実現することができる画像読取装置を提供すること。 - 特許庁

To provide a mobile phone suppressing a clock signal from causing a noise over a selected channel while using the clock signal whose harmonic matches one of frequency channels.例文帳に追加

その高調波が周波数チャンネルのいずれかに一致するクロック信号を用いつつ、選択されている周波数チャネルに対し、上記クロック信号がノイズ源となるのを抑制することができる携帯電話機を提供することを目的とする。 - 特許庁

A clock generating unit 7 is provided for generating an operational clock signal for a period, when communications can be conducted with external devices by transmitting data placed over the radio waves and a power- down signal for a period, when communications cannot be conducted, respectively, based on a control signal.例文帳に追加

データを電波に乗せて外部装置と通信可能な通信可能期間のための動作クロック信号と、非通信期間のためのパワーダウンクロック信号とをそれぞれ制御信号に基づいて生成するクロック生成部７を設ける。 - 特許庁

To provide a clock generator and an associated method for generating a clock signal, for driving a microprocessor or other digital circuit at relatively high frequencies, while reducing the spectral amplitude of EMI components as measured over a relatively large bandwidth.例文帳に追加

マイクロプロセッサまたは他のデジタル回路を比較的高い周波数でドライブするようにして、クロック信号を生成し、かつ比較的広い帯域幅に対して測定されるＥＭＩ成分のスペクトル振幅を減少するクロック生成器とする。 - 特許庁

Consequently, the frequency of the clock signal can be controlled based upon the selected frequency channel and voltage detection result, so that while the clock signal whose harmonic matches one of frequency channels is used, the clock signal can be suppressed from causing a noise over the selected frequency channel.例文帳に追加

これにより、選択された周波数チャンネル及び電圧検出結果に基づいて、クロック信号の周波数を制御することができるので、その高調波が周波数チャンネルのいずれかに一致するクロック信号を用いつつ、選択されている周波数チャネルに対し、上記クロック信号がノイズ源となるのを抑制することができる。 - 特許庁

To provide a method and apparatus for detecting a frequency level of a spread spectrum clock in which, for a spread spectrum clock having a frequency modulated over a plurality of frequency levels in a fixed modulation cycle, the frequency level of the spread spectrum clock is detected.例文帳に追加

一定の変調周期で周波数が複数の周波数レベルに亘って変調されたスペクトラム拡散クロックに対して、そのスペクトラム拡散クロックの上記周波数レベルを検出することのできるスペクトラム拡散クロックの周波数レベル検出方法及びスペクトラム拡散クロックの周波数レベル検出装置の提供。 - 特許庁

To solve the problem that it is difficult to perform distribution of long distance wiring of a frequency divided clock or a frequency dividing clock having a high GHz class frequency over the full surface of an LSI chip and to secure signal integrity, due to complication of a physical phenomenon caused by scale increase/high integration/density improvement of the LSI chip in a clock synchronizing system.例文帳に追加

クロック同期システムにおいて、ＬＳＩチップの大規模化・高集積化・高密度化に因る物理現象の複雑化に伴いギガ・ヘルツ級の高い周波数を持つ被分周クロックあるいは分周クロックをＬＳＩチップ全面に渡り長距離配線を分配し且つシグナルインテグリティを確保することが困難である。 - 特許庁

When the comparison result does not match, the control part 21 outputs a display control signal for indicating the picture where the frame rate being different from the one immediately before it is set to the output part 4 and also changes-over the dot clock of the dot clock output part 3.例文帳に追加

比較結果が一致しない場合、制御部２１は、直前のフレームレートと異なるフレームレートが設定されたピクチャを指示する表示制御信号を出力部４へ出力するとともに、ドットクロック出力部３のドットクロックを切り替える。 - 特許庁

A clock whose speed is a multiple of n (n is an integer of 2 or over) of a clock speed required for conventional FFT processing or IFFT processing is given to an FFT processing section 113 and an IFFT processing section 151 to carry out processing at a speed of a multiple of n.例文帳に追加

ＦＦＴ処理部１１３とＩＦＦＴ処理部１５１夫々に従来のＦＦＴ処理またはＩＦＦＴ処理に必要なクロックの速度よりｎ（ｎは２以上の整数）倍のクロックを与えて、ｎ倍の速度で処理を行わせる。 - 特許庁

A context holding part 105 has a plurality of register sets for holding internal information corresponding to a plurality of threads; and a thread control part 106 sequentially changes over a thread for every predetermined clock cycle by changing over the register set.例文帳に追加

コンテキスト保持部１０５は、複数のスレッドに対応した内部情報を保持する複数のレジスタセットを有し、スレッド制御部１０６は、上記レジスタセットを切り替えることにより、所定のクロックサイクルごとにスレッドを順次切り替える。 - 特許庁

During clock time adjustment, as a reset-lever 3 moves over the planar bottom board 1 in cooperative manner with a winding stem 8, a third wheel guide holding section 3a of the reset-lever 3 moves over planar plane, and thus mesh of a third pinion 4b and a second gear 5a is disengaged.例文帳に追加

時刻修正時に、リセットレバー３は巻真８と連動して地板１上を平面移動し、従ってリセットレバー３の三番車案内保持部３ａが平面移動し、三番カナ４ｂと二番歯車５ａの噛合いが外れる。 - 特許庁

An abnormality detector 10 monitors the pulse width of a phase error signal (c), and judges it to be in abnormal state when it gets over a specified threshold such as the time of break of an input clock, etc.例文帳に追加

異常検出部１０は位相誤差信号ｃのパルス幅を監視し、入力クロックａの断等、所定の閾値を超えたとき異常状態と判断する。 - 特許庁

The reference clock generating circuit is provided with an M/N counter 201, a PLL circuit 202, a selector 203, a mode control circuit 204 and a change-over control circuit 205.例文帳に追加

この基準クロック生成回路は、Ｍ／Ｎカウンタ２０１と、ＰＬＬ回路２０２と、セレクタ２０３と、モード制御回路２０４と、切替制御回路２０５とを備えている。 - 特許庁

At the time immediately after the changeover of levels of first and second control signals VFR, /VFR for changing over the transistors Q2A, Q2B, an input of the clock signal CLK is prohibited.例文帳に追加

トランジスタＱ２Ａ，Ｑ２Ｂを切り替えるための第１、第２制御信号ＶＦＲ，／ＶＦＲのレベルの切り替わり直後には、クロック信号ＣＬＫの入力を禁止する。 - 特許庁

Thus, propagation in the change in the lightness of the pocked-up image caused by the switching of the frequency of the clock signal AS21 over a plurality of frames can be prevented.例文帳に追加

そのため、クロック信号Ｓ２１の周波数の切り換わりによって発生する撮像画像の明るさの変化が、複数フレームまで伝播することを防ぐことができる。 - 特許庁

Two clock pulses are selected by the change-over switch 25, and inputted in a current control part 22 and a gate control part 23 to be used as an operation timing signal.例文帳に追加

２つのクロックパルスは切り替えスイッチ２５にて選択され、電流制御部２２およびゲート制御部２３に入力され、演算タイミング信号として使用される。 - 特許庁

An AC power supply frequency input from the AC power supply 10 is measured in the AC frequency measurement section 12, and the measured value is passed over to the clock frequency control section 13.例文帳に追加

ＡＣ周波数測定部１２でＡＣ電源１０から入力されるＡＣ電源の周波数を測定し、クロック周波数制御部１３に測定値を引き渡す。 - 特許庁

A larger pool of skilled people is employed, the work is done around the clock by using people all over the globe, and the costs is reduced by directing work to people in countries with lower labor rates.例文帳に追加

多数の熟練者を使用し、世界中の人を使用することによって1日中作業を行い、かつ労務費の安い国の人に作業を依頼する。 - 特許庁

A logic circuit includes a transistor which is in an off-state that a potential difference exists between a source terminal and a drain terminal over a period during which a clock signal is not supplied.例文帳に追加

論理回路は、クロック信号が供給されない期間に渡って、ソース端子及びドレイン端子に電位差が存在する状態でオフするトランジスタを有する。 - 特許庁

To provide a voltage-controlled oscillator capable of applying frequency control to a clock signal deteriorated and including much jitter over a wide range within a prescribed control voltage range.例文帳に追加

劣化したジッタの多いクロック信号に対して、一定の制御電圧の範囲で広範囲に渡り周波数制御を行うことのできる電圧制御型発振器を得る。 - 特許庁

Or, the wiring pair has opposite directional probability over the prescribed or the user selected minimum opposite directional switching availability for one clock cycle.例文帳に追加

或いは、配線対は、１クロック・サイクルにつき、所定のまたはユーザにより選択された最小逆方向スイッチング確率以上の、逆方向スイッチング確率を有し得る。 - 特許庁

To dispense with a control signal inputted from outside and a terminal used exclusively for the input, since an operation for a burn-in test is switched over to the operation which is based on external clock.例文帳に追加

バーンイン試験の動作を外部クロックに基づく動作切り替えるために、外部から入力される制御信号やその入力のための専用の端子を必要としない。 - 特許庁

Concerning the clock generating circuit for supplying a synchronizing clock signal through the back wiring board to plural packages accommodated on the back wiring board, this circuit is provided with at least one frequency synchronism oscillator circuit to become the common multiple of even multiples of various frequencies required for the package of the clock supply destination and a clock frequency over the back wiring board is equal to or lower than 10 MHz.例文帳に追加

バックワイヤーリングボード上に収容した複数のパッケージに、前記バックワイヤーリングボードを介して同期クロック信号を供給するためのクロック生成回路において、クロック供給先パッケージにて必要となる種々の周波数の偶数倍の公倍数となる周波数同期発振器回路を少なくとも一つ備えてなり、且つ、前記バックワイヤーリングボード上を渡すクロック周波数は１０ＭＨｚ以下として構成する。 - 特許庁

By counting clock (CLK) cycles, since the clock signal exhibits a steady frequency over a PVT applied to the DRAM, a refresh time (tREF) does not vary conforming to the PVT, an internal timer placed on its chip varies directly with these parameters.例文帳に追加

クロック（ＣＬＫ）サイクルをカウントすることにより、クロック信号はＤＲＡＭに与えられるＰＶＴについて安定した周波数を示すのでリフレッシュ時間（ｔREF）はＰＶＴに従って変動せず、チップに配置される内部タイマがこれらのパラメータに直接に従って変動する。 - 特許庁

By counting clock (CLK) cycles, since the clock signal exhibits a steady frequency over a PVT applied to the DRAM, a refresh time (t_REF) does not vary conforming to the PVT, an internal timer placed on its chip varies directly with these parameters.例文帳に追加

クロック（ＣＬＫ）サイクルをカウントすることにより、クロック信号はＤＲＡＭに与えられるＰＶＴについて安定した周波数を示すのでリフレッシュ時間（ｔ_REF）はＰＶＴに従って変動せず、チップに配置される内部タイマがこれらのパラメータに直接に従って変動する。 - 特許庁

Then, the interrupt handler 42 obtains a threshold from a threshold table 21, compares the count value corresponding to the process after the switching with the threshold, sets a value of an over clock function setting register 12 in accordance with the comparison result, and control a clock frequency of the processor 10.例文帳に追加

そして、割り込みハンドラ４２は、閾値テーブル２２から閾値を取得して、切り替え後プロセスに対応するカウント値と閾値とを比較し、その比較結果に応じてオーバークロック機能設定レジスタ１２の値を設定して、プロセッサ１０のクロック周波数を制御する。 - 特許庁

In the electronic clock, by the operation of a change-over switch 107, an electronic-clock-hand position control circuit 108 switches the time signal of a time counter circuit 106 and a calendar signal, and outputs a second-hand position signal, a minute-hand position signal, and an hour-hand position signal based on a calendar signal.例文帳に追加

切替スイッチ１０７の操作により、指針位置制御回路１０８が時刻計数回路１０６の時刻信号とカレンダー信号を切替えて、カレンダー信号に基づいた秒針位置信号、分針位置信号、時針位置信号を出力する。 - 特許庁

When a synchronous signal SYNC is inputted to a clock input terminal C of D-FF3 during a blanking period of a clock signal CLK, a change-over control signal DIR is outputted from an output terminal Q, and is given to a select input terminal S of each data selector 2.例文帳に追加

クロック信号ＣＬＫのブランキング期間において、Ｄ−ＦＦ３のクロック入力端Ｃに同期信号ＳＹＮＣを入力すると、出力端Ｑから切換制御信号ＤＩＲが出力され、各データセレクタ２のセレクト入力端Ｓに与えられる。 - 特許庁

A phase information storage circuit 9 stores/updates digital phase information 801 when hold-over control is not performed, does not update information during hold-over control when an input clock is switched and outputs a storage result as stored digital phase information 901.例文帳に追加

位相情報記憶回路9は、ホールドオーバ制御を行っていないときディジタル位相情報801を記憶・更新し、入力クロック切替時のホールドオーバ制御中は更新を行わずに記憶結果を記憶ディジタル位相情報901として出力する。 - 特許庁

Since two internal clock systems are provided for controlling an internal operation and changed over for every sequence of burst access, an access limitation because of a reset time can be eliminated.例文帳に追加

このように、内部動作を制御する内部クロック系を２系統備え、一連のバーストアクセス毎に内部クロック系を切り換えることにより、リセット時間によるアクセス制限をなくすことができる。 - 特許庁

The pattern generating apparatus generates the parallel PN pattern in k bits (k is an integer for satisfying k>2^n-1) whose period is 2^n-1 bits (n is an integer of 2 or over) synchronously with a reference clock.例文帳に追加

周期が２^ｎ−１ビット（ｎは２以上の整数）であって、ｋ（ｋはｋ＞２^ｎ−１を満たす整数）ビットのパラレルのＰＮパターンを基準クロックに同期して発生させる。 - 特許庁

According to the compared result, a data selector 31 is controlled, and the frequency-dividing ratio of the counter circuit 43 inside a frequency divider circuit 41 for dividing the frequency of the reference clock is switched over.例文帳に追加

そして、その比較結果に応じてデータセレクタ３１を制御し、基準クロックを分周する分周回路４１内の上記カウンタ回路４３の分周比を切り換える構成となっている。 - 特許庁

An over-sampling is conducted by an A/D converter 103A, digital signals synchronized to an original clock are reproduced by an interpolation operation and maximum likelihood detection, RLL decoding and ECC operations are conducted.例文帳に追加

Ａ／Ｄ変換器１０３Ａでオーバーサンプリングを行ない、補間演算により本来のクロックに同期したディジタル信号を再生し、最尤検出、ＲＬＬ復号、ＥＣＣを行なう。 - 特許庁

This earth clock is provided with a mechanism in which a scale map (1) of the earth with the North Pole as the center is rotated counterclockwise once in one day by a drive part (3) over a dial (2) calibrated by 24 hours.例文帳に追加

２４時間刻みの文字盤（２）の上を、北極を中心とした地球の縮尺図（１）が、反時計回りに、駆動部（３）により一日に一回転する機構を設ける。 - 特許庁

A system is employed with use of an SSCG, which demodulates its clock and switches over or variably changes filter parameters of a PLL circuit in the latter stage according to the level, after demodulation.例文帳に追加

ＳＳＣＧを使用した場合にそのクロックを復調して、復調後のレベルによって後段のＰＬＬ回路のフィルタ定数を切り替えるか、またはバリアブルで変化させる方式。 - 特許庁

To make it possible to always generate an event signal at a constant time interval without varying the cycle of the event signal of an interval timer device even if a frequency-dividing ratio of a count clock is chamged over.例文帳に追加

カウントクロックの分周比が切り替えられた場合にも、インターバルタイマ装置のイベント信号の周期が変動せず、常に一定の時間間隔でイベント信号を生成できるようにする。 - 特許庁

The method for obtaining the information on the biological rhythm in the individual organism based on the change in expression level of a clock gene in a hair follicle cell in the individual organism over time is provided.例文帳に追加

生物個体の毛包細胞中の時計遺伝子の発現量の経時的変化に基づいて、前記生物個体の生体リズムに関わる情報を取得する方法を提供する。 - 特許庁

In addition, since the winding stem 7 does not lap over the dial 3, other component parts can be arranged at a space inside the dial 3, thereby improving the spatial efficiency of the analog clock 1.例文帳に追加

また、巻真７が文字板３に重ならないので、文字板３内のスペースに他の構成部品などを配置できるから、アナログ時計１のスペース効率を向上させることができる。 - 特許庁

The reception clock switching circuit 12a, 12b switch-over input clocks, when both system detect drift/slip alarms ALM7a, ALM7b of PLL circuits 13a, 13b.例文帳に追加

両系のＰＬＬ回路１３ａ、１３ｂのドリフト／スリップアラームＡＬＭ７ａおよびＡＬＭ７ｂが検出されたとき、受信クロック切替回路１２ａ、１２ｂにより入力クロックの切替を行う。 - 特許庁

Since the coordinate reader can calculate the cycles T1, T2 by measuring them by a system clock and the attributes of the pen are detected at least with over one cycle of the system clock as difference of the cycle T1, considerable number of attributes are set.例文帳に追加

座標読取装置は、周期Ｔ１，Ｔ２をシステムクロックにより計測して求めることができるため、周期Ｔ１の差としては、少なくともシステムクロックの１周期以上あれば、ペンの属性を検出することができるので、非常の多くの属性を設定することができる。 - 特許庁

Frequencies of at least two video clock signals or more can be variable in video clock generating sections 120, 220, 320 and 420 having PLLs 110, 210, 310 and 410 and output frequencies of voltage controlled oscillators or current controlled oscillators in all the PLLs are selected to be different by 1% or over from each other.例文帳に追加

ＰＬＬ１１０，２１０，３１０，４１０を有するビデオクロック発生部１２０，２２０，３２０，４２０において、少なくとも２つ以上のビデオクロック信号の周波数を可変可能とし、全てのＰＬＬ内の電圧制御発振器又は電流制御発振器の出力周波数を互いに１％以上異なる値に設定する。 - 特許庁

Two units of the analog shift register 12 or over are provided consecutively in the unit of consecutive 'N × spread code length ×M (M is a carrier center frequency ÷ chip rate)' stages and the transfer clock is selectively supplied to one unit or two consecutive units or over.例文帳に追加

前記アナログシフトレジスタは、連続する「Ｎ×拡散符号長×Ｍ（Ｍはキャリアの中心周波数÷チップレート）」段を１単位として連続して２単位以上を設け、１単位又は連続する２単位以上に転送クロックを切り換え供給できるようにする。 - 特許庁

To provide a DPLL (digital phase locked loop) circuit with hold-over function that generates a temperature-controlled reference clock with high precision for free-running frequency control, especially, during holdover regarding a digital synchronous network.例文帳に追加

デジタル同期網に関し、特にホールドオーバ時において自走周波数制御のために温度補正を行った高精度な基準クロックを生成するホールドオーバ機能付きＤＰＬＬ回路を提供する。 - 特許庁

Then, when a start signal ST is inputted scanning pulses are sequentially outputted to the (n)-pieces of D-FF1 starting with the 1st stage D-FF1 over the last stage D-FF1 according to the number of inputs of the clock signals CLK.例文帳に追加

そしてスタート信号ＳＴを入力すると、クロック信号ＣＬＫの入力数に応じて、初段のＤ−ＦＦ１から最終段のＤ−ＦＦ１にかけて順次走査パルスが出力される。 - 特許庁

To make a ratio ft/za small, where ft is a clock frequency for signal processing and control over a matrix display and za is the number of scanning lines to be displayed.例文帳に追加

本発明の課題は、比ｆｔ／ｚａを小さくすることであり、ここでｆｔは信号処理およびマトリクスディスプレイの制御のためのクロック周波数、ｚａは表示すべき走査線の数である。 - 特許庁