「Read Write Memory」に関連した英語例文の一覧と使い方(24ページ目) - Weblio英語例文検索

A clock-synchronized memory is provided with an AL setting register 132 used for setting a value (front-loaded latency) specifying a supply cycle of a read or write command, and a delay control circuit 126 for delaying internal control signals MAE, WBE by the prescribed cycle time in accordance with a value set to the AL setting register 132.例文帳に追加

クロック同期型のメモリにおいて、読出しまたは書込みコマンドの投入サイクルを指定する値（前倒しレイテンシ）を設定可能なＡＬ設定レジスタ１３２と、ＡＬ設定レジスタ１３２に設定された値に応じて所定のサイクル時間だけ内部制御信号ＭＡＥ，ＷＢＥを遅延させるための遅延制御回路１２６とを備える。 - 特許庁

In write/read control for an electronic disk device for storing data into a semiconductor memory cell 2 and reading them out for the unit of a sector, a CRC check circuit 3 identifies the presence/absence of abnormality in data transferred from a host device 1 from an error detecting code added to the relevant data and reports the identified result to a check but generating circuit 5.例文帳に追加

半導体記憶素子２にセクタ単位にデータを格納し読み出す電子ディスク装置の書き込み／読み出し制御において、上位装置１から転送されてきたデータに異常があるか否かをＣＲＣチェック回路３が当該データに付加されている誤り検出符号で識別し、識別結果をチェックビット生成回路５に通知する。 - 特許庁

For example, when digital information compressed by a compression method and stored in a flash memory 4 is fast-forwarding-reproduced, frame data for calculating parameters for calculating parameters of the frame data are taken out together with frame data for reproduction being an object of fast forwarding reproduction by a data read-out/write-in section 5a, and transferred to a RAM 7a.例文帳に追加

例えば，フラッシュメモリ４内に上記のような圧縮方法で圧縮，格納されたディジタル情報を早送り再生する際に，データ読出書込部５ａによって，早送り再生の対象とする再生用フレームデータと共に，そのフレームデータのパラメータを算出するためのパラメータ算出用フレームデータを取り出し，ＲＡＭ７ａに転送する。 - 特許庁

In the auxiliary cell array 2, write-in and read-out of 1/2 VBLH is performed for the memory cell, decision by majority of sense output of an auxiliary sense amplifier circuit 9 is performed by a decision by majority circuit 11, a high level potential VDWLH supplied to a dummy word line driving circuit 5 is generated by a VDWLH generating circuit 13 in accordance with the result.例文帳に追加

補助セルアレイ２において、メモリセルに１／２ＶＢＬＨの書き込みと読み出しを行い、多数決回路１１により補助センスアンプ回路９のセンス出力の多数決をとって、その結果に応じてＶＤＷＬＨ発生回路１３によりダミーワード線駆動回路５に供給される高レベル電位ＶＤＷＬＨを発生させる。 - 特許庁

An address signal generating circuit 14 which generates write and read address signals A0 to A5 used when an interleaving process is performed by using a memory is equipped with selectors 30a to 30f which switch the output destinations of respective code bits M1 to M6 to respective code bits M1 to M6 generated by an M-sequence code generator 12.例文帳に追加

メモリを用いてインタリーブ処理を行う際に用いる書込用及び読出用のアドレス信号Ａ０〜Ａ５を生成するアドレス信号生成回路１４は、Ｍ系列符号発生器１２が生成するＭ系列符号Ｍ（Ｍ１〜Ｍ６）の各符号ビットＭ１〜Ｍ６のそれぞれに、各符号ビットＭ１〜Ｍ６の出力先を切り替えるセレクタ３０ａ〜３０ｆを備える。 - 特許庁

The read-write control means is provided with a content writing means for writing an AV (Audio Visual) signal of the content transmitted from the high order CPU part in the optical disk 24 on real time and a management information temporarily storing means for temporarily storing management information of the content in the nonvolatile memory 23 when the content writing means operates.例文帳に追加

このリードライト制御手段は、さらに上位ＣＰＵ部から送信されるコンテンツのＡＶ信号をリアルタイムに光ディスク２４に書き込む処理を行うコンテンツ書込み手段と、コンテンツ書込み手段が作動しているときに、コンテンツの管理情報を不揮発性メモリ２３に一時的に記憶する処理を行う管理情報一時記憶手段とを備えている。 - 特許庁

A part of an area in which the rewrite is frequently performed to one nonvolatile memory (2) is defined as a specific block (11), duplicate write to another address to one piece of data in rewrite to the specific block is performed, an error correction based on duplicated data read from other corresponding address is performed in reading and both processings are realized by a program of a CPU (3).例文帳に追加

１個の不揮発性メモリ（２）に対して書き換えが頻繁な一部の領域を特定ブロック（１１）とし、この特定ブロックに対する書込みでは一つのデータに対する別アドレスへの重複書込みを行い、読み出しでは対応別アドレスから読み出した重複データに基づくエラー訂正を行い、双方の処理をＣＰＵ（３）のプログラムによって実現する。 - 特許庁

The data stored in the buffer memory 13 are read by a buffer control part 12 in order according to the 1st address value of the transfer-source device 20 and the 2nd address value of a transfer-destination device 30, and a master write control part 14 outputs them at a burst to the successive address areas of the transfer- destination device 30 following the 2nd address value.例文帳に追加

バッファメモリ１３に格納された各データは、転送元デバイス２０における第１アドレス値と転送先デバイス３０における第２アドレス値とに基づいてバッファ制御部１２により順次に読み出されて、マスタライト制御部１４により、転送先デバイス３０における第２アドレス値以降の連続するアドレス領域に対してバースト出力される。 - 特許庁

In a disk drive 1 having a cache controller 11 that performs cache control using a buffer memory 20 divided into segments and managed, sequential hit test is executed on each segment in accordance with the requested access range designated by a read or write command coming from a host system 30, and the hit upper-limit LBA set for each segment is updated when a mishit occurs.例文帳に追加

セグメントに分割して管理するバッファメモリ２０を使用したキャッシュ制御を実行するキャッシュコントローラ１１を有するディスクドライブ１において、ホストシステム３０からのリード又はライトのコマンドによる要求アクセス範囲に応じて、セグメント毎にシーケンシャルヒット判定を実行し、ミスヒットの場合にセグメント毎に設定されたヒット上限ＬＢＡを更新する構成である。 - 特許庁

To reduce time required for reading data from devices to be controlled, and to return correct data when a read request to the devices to be controlled occurs from a control section during write in a semiconductor-testing device including the control sections having a fast data transfer speed and the devices to be controlled having a slow data transfer speed while having a register or a memory in the inside.例文帳に追加

データ転送速度の速い制御部と内部にレジスタもしくはメモリを有しデータ転送速度の遅い被制御デバイスとを備えた半導体試験装置において、被制御デバイスからのデータの読み出しに要する時間を短縮できるとともに、書込み中に制御部から被制御デバイスに対するリード要求が発生した場合にも正しいデータを返送することができるようにする。 - 特許庁

The display driver comprises a control register 30, a memory control circuit 579 for performing access control to EEPROM, and a register write circuit 20 for writing a display characteristic control parameter read from EEPROM into a control register 30 when turning on the power source, re-setting the system, or refresh timing (non-display period) and performing initialization processing and refresh processing of the control register 30.例文帳に追加

制御レジスタ３０と、ＥＥＰＲＯＭのアクセス制御を行うメモリ制御回路５７９と、電源投入時、システムリセット時或いはリフレッシュタイミング（非表示期間）に、ＥＥＰＲＯＭから読み出された表示特性制御パラメータを制御レジスタ３０に書き込み、制御レジスタ３０のイニシャライズ処理、リフレッシュ処理を行うレジスタ書き込み回路２０を含む表示ドライバである。 - 特許庁

In the small CCD camera 10 that does not have imaging parameter setting function, the camera has a parameter-setting terminal 16 which is possible to detachably connect a cable 18 from the outside, and makes it possible to write/read the imaging parameters for storing in an internal nonvolatile memory from an external parameter setting controller 20 via the parameter setting terminal 16 and the cable 18.例文帳に追加

撮像パラメータ設定機能を有さない小型ＣＣＤカメラ１０において、外部からケーブル１８が着脱可能に接続可能となったパラメータ設定用端子１６を有し、パラメータ設定用端子１６及びケーブル１８を介して外部のパラメータ設定用コントローラ２０から、内部の不揮発性メモリに格納する撮像パラメータの書き込み／読み出しを可能とする。 - 特許庁

In read or write operation, in a freeze releasing circuit 60 in a semiconductor memory device, when a row-act signal /ROWACT is not activated in the prescribed period decided by a trailing edge delay circuit DL10 after a chip enable-signal/CE is made an H level, a freeze reset signal /FREEZRST is outputted from a logic gate L14 after the elapse of the prescribed period.例文帳に追加

書込または読出動作時、半導体記憶装置内のフリーズ解除回路６０において、チップイネーブル信号／ＣＥがＨレベルとなったのち、後縁遅延回路ＤＬ１０にて決定される所定期間中にロウアクト信号／ＲＯＷＡＣＴが活性化されない場合、所定期間経過後に論理ゲートＬ１４からフリーズリセット信号／ＦＲＥＥＺＲＳＴが出力される。 - 特許庁

To provide a simple circuit structure which corrects different voltages between respective line sections in a semiconductor integrated circuit, especially a circuit structure which corrects difference between the bit line voltage of a high level and the plate line voltage of a high level of a ferroelectric RAM memory and in which the different voltages (write voltage and read voltage in particular) are corrected with a standard operation and can mutually independently be decided in a test mode.例文帳に追加

半導体集積回路における各回線区間の異なる電圧を補正する簡単な回路構造、特に、強誘電体ＲＡＭメモリの高レベルのビット線電圧と高レベルのプレート線電圧との差異を補正する回路構造であって、異なる電圧（特に書込み電圧および読出し電圧）が標準動作で補正され、しかもテストモードで互いに独立して判定させることができるものを提供すること。 - 特許庁

The hardware video decoder 115 includes a hardware engine pipeline 201 including a plurality of hardware engines requiring one or both of DMA read access and DMA write access to the external memory 110, and a hardware video decoder DMA controller 200 which arbitrates for one DMA channel or a plurality of DMA channels to a DMA controller 111 among all the DMA accesses from the hardware engines.例文帳に追加

また、ハードウェアビデオデコーダ１１５は、外部メモリ１１０へのＤＭＡ読取りアクセスもしくはＤＭＡ書込みアクセス、又はその両方を必要とする複数のハードウェアエンジンからなるハードウェアエンジンのパイプライン２０１と、複数のハードウェアエンジンからのすべてのＤＭＡアクセスを、ＤＭＡコントローラ１１１への１つのＤＭＡチャネル又は複数のＤＭＡチャネルに調停するハードウェアビデオデコーダＤＭＡコントローラ２００とを備える。 - 特許庁

The image forming device has a control section having a processor, the hard disks to read/write image data from and to, an image data processing section having a memory sending and receiving data to and from an extension circuit or a compression circuit and sending and receiving data to and from the hard disks, an image processing engine, and an input operation section.例文帳に追加

プロセッサを有した制御部と、画像データを書き込み及び／又は読み出すハードディスクと、伸長回路又は圧縮回路との間でデータ授受を行うとともにハードディスクとの間でデータ授受を行うメモリを有する画像データ処理部と、画像処理のエンジンと、入力操作部と、を備えた画像形成装置であって、エンジンで取り扱う原稿用紙の種別情報（長尺紙又は不定型紙）に基づいて、アクセスするハードディスクのプラッタ位置を設定（外周部設定）すること。 - 特許庁

Then, the device is provided with input buffer amplifiers 8-1 to 8-4 for special mode generating an internal clock signal for a special mode being separated from a normal mode relating to read-out operation or write-in operation of data in the semiconductor memory and at least one filter out of noise filters 9-1 to 9-4.例文帳に追加

ここで、入力信号の変化に対して緩やかに変化する時間応答特性を有し、上記複数の外部クロック信号のうちの少なくとも１つの外部クロック信号に基づいて、上記半導体記憶装置におけるデータの読み出し動作又は書き込み動作に係わる通常モードとは別の特殊モードのための内部クロック信号を発生する特殊モード用入力バッファアンプ８−１乃至８−４及びノイズフィルタ９−１乃至９−４のうちの少なくとも１つを備える。 - 特許庁