「Read Write Memory」に関連した英語例文の一覧と使い方(23ページ目) - Weblio英語例文検索

To easily read/write a lot of kinds of data groups in spite of the capacity limit of a memory provided inside a device and to easily prepare filing data in a program expression display device capable of displaying corresponding to the control state of an external device.例文帳に追加

外部装置１０の制御状態に対応した表示を可能とするプログラム式表示装置にあって、装置内部に備えたメモリ１５の容量制限にかかわらず、多数種類のデータ群を容易に読み書きできる様にするとともに、ファイリングデータの作成を容易にする。 - 特許庁

The read/write control circuit 6 receiving the trigger from the coincidence comparing circuit 5 writes the quality judgment result judged by a judging circuit 2 at the address in the memory specified by an address pointer 7 together with the address and data for the device 20 under test.例文帳に追加

そして、一致比較回路５より上記トリガが入力されたリード／ライト制御回路６は、判定回路２にて判定された良否判定結果を、前記被試験デバイス２０に対するアドレスおよびデータとともに、アドレスポインタ７に指定されるメモリ４内のアドレスに書き込む。 - 特許庁

To enable a single X-Y address input to perform both burst read access and burst write access, and also to simultaneously perform the input and output of data having the same X-Y address, in a memory apparatus used for digital processing of moving images.例文帳に追加

動画のディジタル処理に用いられるメモリ装置において、単一のＸ−Ｙアドレス入力で、バースト読み出しアクセス及び書き込みアクセスの双方を行うことができるようし、また同じＸ−Ｙアドレスを有するデータの入力及び出力を同時に行えるようにする。 - 特許庁

An internal RAM 122 of a buffering mechanism 12 has a plurality of areas corresponding to the real addresses of a memory being the data transfer destination of image data, and can simultaneously execute writing into each area by a write control circuit 121 and reading therefrom by a read control circuit 124.例文帳に追加

バッファリング機構１２の内部ＲＡＭ１２２は、画像データの転送先であるメモリの実アドレスに対応した複数の領域を有し、それぞれの領域に書込制御回路１２１による書き込みと読出制御回路１２４による読み出しを同時に実行することが可能である。 - 特許庁

The semiconductor memory having an input buffer (202) which performs buffering by inputting write data from the outside, and control circuits (501 to 506) which disable the input buffer during reading operation, and enable the input buffer when read data mask signals are inputted thereafter, is provided.例文帳に追加

ライトデータを外部から入力してバッファリングするための入力バッファ（２０２）と、リード動作中は入力バッファを非活性状態にし、その後にリードデータマスク信号が入力されると入力バッファを活性状態にする制御回路（５０１〜５０６）とを有する半導体記憶装置が提供される。 - 特許庁

The system and a design structure using read/write bits are provided for deciding accessibility of cache in and for restricting update of the memory directory during block replacement to an area determined to be readable/writable by a multiprocessor.例文帳に追加

キャッシュ・ラインのアクセシビリティを決定するために、そして多重プロセッサにより読み出し可能かつ書き込み可能となるように決定された領域へのブロック置換中の、メモリ・ディレクトリの更新を制限するために、読み書き（Ｒ／Ｗ）ビットを使用するシステムおよび設計構造が実現される。 - 特許庁

To provide a semiconductor storage device of a design system which makes it possible to set read/write operation and refresh operation in a close state, and makes the accuracy of test and quality improvement realizable in the semiconductor storage device having a memory cell which requires refresh for holding data.例文帳に追加

データ保持のためにリフレッシュを要するメモリセルを有する半導体記憶装置において、リード／ライト動作とリフレッシュ動作とを接近した状態に設定することを可能とし、テストの精度、品質向上を実現可能とする設計方式の半導体記憶装置の提供。 - 特許庁

When change to the condition D1 or D2, in which the relationship based on the FIFO read access or the FIFO write access alone is carried out, is carried out, occurrence of buffer full or buffer underrun can be prevented surely, and reduction in performance of another memory access is also prevented.例文帳に追加

設定部３１および３２により、ＦＩＦＯリードアクセスおよびＦＩＦＯライトアクセスのみの関係を変更した条件Ｄ１およびＤ２に変更することにより、バッファフルやバッファアンダーランの発生を確実に防止でき、他のメモリアクセスの性能低下も防ぐことができる。 - 特許庁

Thus, as the widths of data lines are designed according to their characteristics by providing the pair of read global data line used during the reading operation and the pair of write global data line used during the writing operation, the operation performance of the semiconductor memory device is improved.例文帳に追加

従って、リード動作時に使用する一対のリードグローバルデータラインとライト動作時に使用する一対のライトグローバルデータラインを具備することによって、各データラインの幅をそれぞれの特性に合わせて設計することができるので、半導体メモリ装置の動作性能を改善することができる。 - 特許庁

A path setting circuit (122) changing over a data transfer path according to the effective transfer data bit width is provided between a data bus (96) and an orthogonal memory cell array (110), and a writing area is set by read/write circuits (113a-113d) according to the bit width of the data transferred through the bus.例文帳に追加

データバス（９６）を直交メモリセルアレイ（１１０）の間に、有効転送データビット幅に応じてデータ転送経路を切換える経路設定回路（１２２）を設け、バスを転送されるデータのビット幅に応じて書込領域をリード／ライト回路（１１３ａ−１１３ｄ）により設定する。 - 特許庁

To provide a semiconductor storage apparatus and signal processing system in which error correction capability can be enhanced, a write-in time or/and a read-out time can be shortened, or a redundancy memory can be dispensed with or can be reduced, can be miniaturized, and a manufacturing cost can be reduced.例文帳に追加

エラー訂正能力を強化でき、書き込み時間または／および読み出し時間を短縮化でき、また、冗長メモリを不要にあるいは削減することができ、ひいては、小型化を図れ、コスト低減を図ることが可能な半導体記憶装置および信号処理システムを提供する。 - 特許庁

This semiconductor memory activates column decoders 221, 222 of all banks 111, 112 based on a write-command WR or a read-command RD supplied after a refresh command REF is supplied at the time of a test operation of a refresh counter 15.例文帳に追加

開示される半導体記憶装置は、リフレッシュ・カウンタ１５のテスト動作時には、リフレッシュ・コマンドＲＥＦが供給された後に供給されるライト・コマンドＷＲ又はリード・コマンドＲＤに基づいて、すべてのバンク１１__１及び１１_２のカラム・デコーダ２２_１及び２２_２を活性化する。 - 特許庁

To perform communication in code by using encoding algorithm which is simple or has the certain degree of difficulty for decoding between a sub CPU to control write-in and read-out to/from a nonvolatile memory provided in a processing cartridge and a main CPU to control the operation of a printer main body.例文帳に追加

プロセスカートリッジに設けられた不揮発性メモリへの書き込み／読み出しを制御するサブＣＰＵと、プリンタ本体の動作を制御するメインＣＰＵとの間で、単純かつある程度の解読の難易度を持つ暗号化アルゴリズムを用いた暗号により通信を行うことを可能にする。 - 特許庁

Areas for respectively storing format cycles and rewrite cycles of FAT area are provided in a memory card, and a camera is configured to perform predetermined display in accordance with the numbers of times read from the areas and write new rewrite cycles according to image recording and formatting in the respective areas.例文帳に追加

メモリカード内にフォーマット回数とＦＡＴエリアの書き換え回数を記憶するエリアをそれぞれ設け、カメラはこれらのエリアから読み出した回数に従って所定の表示を行うとともに、画像記録やフォーマットに応じた新たな書き換え回数をそれぞれのエリアに書き込む構成とした。 - 特許庁

A screen processing module 7 is provided with a read signal generating part 11, address generating parts 12a and 12b, an output generating (threshold comparing) part 13, a LUT value selecting part 14, a processing switching signal preparing part 15, a LUT download processing part 16, a write memory selecting part 17 and memories 8f to 8i.例文帳に追加

スクリーン処理モジュール７には、リード信号生成部１１、アドレス生成部１２ａ、１２ｂ、出力生成（閾値比較）部１３、ＬＵＴ値選択部１４、処理切替信号作成部１５、ＬＵＴダウンロード処理部１６、ライトメモリ選択部１７、メモリ８ｆ〜８ｉが設けられている。 - 特許庁

When the counted value of the counter 305 reaches the number of the coincidences for a forced termination alarm stored in a memory 309, a read/write forced termination alarm signal is generated by the comparator 307, and the recovery operation from the error of the address detection is started by a firmware.例文帳に追加

カウンタ３０５のカウント値がメモリ３０９に記憶された強制終了警告用の一致数に到達すると比較器３０７によってリード／ライト強制終了警告信号が発生され、ファームウェアによってアドレス検出のエラーからの復帰動作が開始される。 - 特許庁

The ECC circuit 103 allots a test bit ECC of 40 bits making 4224 bits being eight times of 528 bits being write and read units for one memory cell area 101j as information bit length, and performs encoding processing and decoding processing with 8 bits in parallel.例文帳に追加

ＥＣＣ回路１０３は、１つのメモリセルエリア１０１ｊに対する書き込み及び読み出しの単位となる５２８ビットの８倍の４２２４ビットを情報ビット長として１つの４０ビットの検査ビットＥＣＣを割り当て、符号化処理及び復号処理を８ビットで並列に実行する。 - 特許庁

To provide a method for prolonging life of a flash memory by using a block continuously which is actually not abnormal even with respect to a block in which a write counter value or read counter value is equal to or larger than a threshold.例文帳に追加

書込みカウンタの値又は読出しカウンタの値が閾値以上となったブロックであっても、実際には異常となっていないブロックを継続して利用することができるようにすることによりフラッシュメモリを延命させることを可能とするフラッシュメモリの延命方法を提供する。 - 特許庁

The number of pieces of the read data line pairs and the write data line pairs and the memory cell arrays made respectively correspondent thereto are set at different numbers, by which the wiring pitch of the data lines is relieved and the parasitic capacitors may be suppressed while the drastic increase of the signal wiring for executing the column selection is averted.例文帳に追加

リードデータ線対およびライトデータ線対とそれぞれ対応づけられるメモリセル列の個数を異なる数とすることによって、コラム選択を実行するための信号配線の著しい増加を避けつつ、データ線の配線ピッチを緩和して寄生容量を抑制することができる。 - 特許庁

A write address and a read address which are outputted from an address generating means 10 to a delay memory 6 of each echo channel and a weighted multiplier which is outputted from an opening control means 11 to a multiplier 7 of each echo channel are connected to an address comparing part 12 provided for each echo channel.例文帳に追加

アドレス発生手段１０から各エコーチャネルの遅延メモリ６に出力される書き込みアドレスと読み出しアドレスと、開口制御手段１１から各エコーチャネルの乗算器７に出力される重み付け乗数が、各エコーチャネルに備えられたアドレス比較部１２に接続されている。 - 特許庁

To surely transmit/receive a read/write signal between the library machines of a drive device side and a library machine side even when the memory reader of the drive device side is installed near the deep end of a cartridge loading port.例文帳に追加

メモリーカートリッジを備えるデータカートリッジにおいて、ドライブ装置側のメモリーリーダが、カートリッジ装填口の奥端付近に設置されている場合でも、ドライブ装置側、およびライブラリーマシーン側のメモリーリーダとの間で、読み書き信号の送信と受信とを確実に行うことができるようにする。 - 特許庁

By the memory 3 of 2nd specification, a chip select signal CS of a 2nd activation control signal is activated at the effective timing, and the read or the write is executed by catching the testing address given to the partially shared address bus while operating by using the aforementioned testing clock as reference.例文帳に追加

第２の仕様のメモリ３は、第２の活性化制御信号チップセレクト信号ＣＳが有効のタイミングにおいて活性化され、前記と同じテスト用クロックを基準に動作して、一部共有のアドレスバスに与えられたテスト用アドレスをとらえてリードまたはライトを実行する。 - 特許庁

In a non-volatile semiconductor memory in which read-out operation from an arbitrary memory cell array block MA and write-in or erase operation of the other memory cell array block MA can be performed simultaneously on one chip, the device has a security function against illegal rewriting after data are written once, while the device can be provided with a memory cell array block MA storing the information requiring no rewrite.例文帳に追加

任意のメモリセルアレイブロックＭＡからの読み出し動作と、他のメモリセルアレイブロックＭＡの書き込みまたは消去動作とを１チップ上において同時に実行できる不揮発性半導体記憶装置１において、ライトステートマシン（ＷＳＭ）７によってブロックロック設定部Ｌにブロックロック（ロックビット）を設定することで、１回データを書き込んだ後の不正書き換えに対するセキュリティ機能を有すると共に書き換えを必要としない情報を格納するメモリアレイブロックＭＡを設けることができる。 - 特許庁

As minute potential difference can be detected by using a sense amplifier 101 of a differential type for read-out and inputting potentials of a Data line and a DataX line to its input IN+ and IN-, data of a pair of non-volatile memory elements having small difference of threshold values of a depression state in which write-in is shallow and an enhancement state can be read out.例文帳に追加

読み出しには差動型のセンスアンプ１０１を使用しその入力ＩＮ＋とＩＮ−にそれぞれＤａｔａ線とＤａｔａＸ線の電位を入力することで、わずかな電位差も検出することができるので、書き込みの浅いすなわちデプレッション状態とエンハンスメント状態のしきい値の差が小さな不揮発性メモリ素子対のデータも読み出し可能となる。 - 特許庁

A VMM 20 generates a shadow PT 140 inhibiting a privilege memory requiring read/write emulation from being read and written using an RSV bit, and the shadow PT 140 and a second PT 170 that a second OS 40 running on a first OS 30 has are registered with an x86-compatible CPU having a page exception detecting function using two PTs.例文帳に追加

ＶＭＭ２０が、読み書きのエミュレーションを要する特権メモリに対してＲＳＶビットを用いて読み書きを禁止したシャドウＰＴ１４０を生成し、２つのＰＴを用いるページ例外検出機能を備えたｘ８６互換ＣＰＵに、当該シャドウＰＴ１４０と、第１のＯＳ３０上で稼動する第２のＯＳ４０が有する第２のＰＴ１７０を登録する。 - 特許庁

An MPEG code feeder 1 logically constitutes the same number of FIFO buffers as the number of channels of a picture stream in a buffer memory 5, inputs and writes code data 170-172, in addresses indicated by write address pointers 31-33 of corresponding channels, and outputs code data 139 read from an address indicated by a read address pointer 34 to an MPEG video decoder in the latter stage.例文帳に追加

ＭＰＥＧ符号供給装置１は、画像ストリームのチャネル数と同数のＦＩＦＯバッファをバッファメモリ５内に論理的に構成し、符号データ１７０〜１７２を入力して対応するチャネルの書込アドレスポインタ３１〜３３の指すアドレスに書き込み、読出アドレスポインタ３４の指すアドレスから読み出した符号データ１３９を後段のＭＰＥＧビデオデコーダへ出力する。 - 特許庁

On receipt of a grade designation signal for designating a grade from a set unit 11, a controller 3 of a semiconductor memory unit 1 executes logic block assignment processing so that the data write processing and the data read processing can be executed in parallel to a flash memory chip CP of which the number corresponds to a grade designated by the received grade designation signal.例文帳に追加

この半導体記憶装置１のコントローラ３は、設定装置１１からグレードを指定するためのグレード指定信号を受信すると、当該受信したグレード指定信号により指定されたグレードに対応する個数のフラッシュメモリチップＣＰに対してデータ書込処理及びデータ読出処理を並列的に実行し得るように論理ブロック割当処理を実行するようにした。 - 特許庁

A memory controller 10 comprising an interleaved access means 7a and a non-interleaved access means 7b further comprises an area management means 13 for managing an interleaved access area and a non-interleaved access area, wherein the area management means 13 dynamically switches between the interleaved access and the non-interleaved access according to a read or write address in the memory access request.例文帳に追加

インターリーブアクセス手段７ａと非インターリーブアクセス手段７ｂを備えたメモリコントローラ１０であって、インターリーブアクセス領域と非インターリーブアクセス領域を管理する領域管理手段１３をさらに有し、前記領域管理手段１３は、メモリアクセス要求における読み出しまたは書き込みアドレスによって、インターリーブアクセスと、非インターリーブアクセスを、動的に切り替える、ことを特徴とする。 - 特許庁

Each of the memory blocks 11 are provided with: a common data bus line pair DB and /DB connected through a switch transistor 16; a read-and-write amplifier 14 which reads and writes data to each of the memory blocks 11 through the common data bus line pair; and an SRAM cell 19 electrically connected to each common data bus line pair through the switch transistor.例文帳に追加

各メモリブロック１１にはスイッチトランジスタ１６を介して接続される共通データバス線対ＤＢ，／ＤＢと、各メモリブロック１１に対して共通データバス線対を介してデータの読み出し動作及び書き込み動作を行なうリードライトアンプ１４が設けられ、各共通データバス線対とそれぞれスイッチトランジスタを介して電気的に接続されるＳＲＡＭセル１９が設けられている。 - 特許庁

A programmable erasure pointer generator 137 indicates a position specified by the setting command as an error position in accordance with an erasure pointer setting command from the host, and sets an erasure pointer EP2 used, when data written in a disk by execution of the write-long-command is read out, to an erasure pointer memory 138.例文帳に追加

プログラマブルイレージャポインタ生成器１３７は、ホストからのイレージャポインタ設定コマンドに応じ、当該設定コマンドで指定される位置を誤り位置として示し、且つ上記ライトロングコマンドの実行によりディスクに書き込まれたデータを読み出す際に使用されるイレージャポインタＥＰ２を、イレージャポインタメモリ１３８に設定する。 - 特許庁

The automatic transaction device 1 is provided with a card reader part 12 for reading and writing the information from/to the memory element of the IC card and an IC card transaction processing part for outputting an instruction to write a part or all of the information read from an information transfer origin IC card to an information transfer destination IC card to the card reader part.例文帳に追加

自動取引装置１にＩＣカードの記憶素子との間で情報の読み取りおよび書込みをするカードリーダ部１２と情報引継ぎ元ＩＣカードから読み取った情報の一部または全部を情報引継ぎ先ＩＣカードへ書き込む指示を前記カードリーダ部に出力するＩＣカード取引処理部を設けた。 - 特許庁

The unit cell of a nonvolatile memory device is provided with an anti-fuse connected between an output terminal and a ground voltage terminal, a first switching unit connected to the output terminal to transfer a write voltage to the output terminal, and a second switching unit connected to the output terminal to transfer a read voltage to the output terminal.例文帳に追加

出力端と接地電圧端との間に接続されたアンチヒューズと、前記出力端と接続されて、当該出力端に書き込み電圧を伝達する第１のスイッチング手段と、前記出力端と接続されて、当該出力端に読み出し電圧を伝達する第２のスイッチング手段とを備える。 - 特許庁

A program memory 16 for storing a display control program is connected to a control circuit 12 to which a network interface 11 is connected, a plurality of incoming call lines being connected to the network interface 11, and the control circuit 12 controls read / write of a storage circuit 14 for storing incoming line information and caller related information or the like.例文帳に追加

複数の着信回線が接続されたネットワークインターフェイス１１が接続される、制御回路１２には、表示制御プログラムが格納されたプログラムメモリ１６が接続され、着信回線情報や発信者関連情報等を記憶する記憶回路１４の読み出しと書き込みを制御する。 - 特許庁

In the shift cell detecting circuit 6, a memory cell transistor where a low threshold voltage is distributed between the word line voltage during verify operation and the word line voltage during normal read operation is detected and a resultant data sequence identical to the write data sequence is stored in the latch circuit 3.例文帳に追加

シフトセル検出回路６において、ベリファイ動作時のワード線電圧と、通常読み出し時のワード線電圧との間にしきい値電圧が分布するメモリセルトランジスタの検出を行い、検出結果として書き込みデータと同一のデータ列を形成し、シフトセル検出回路６の検出結果をラッチ回路３に格納する。 - 特許庁

A memory chip comprises: a storage unit in which a storage region is formed to store data in any storage capacity greater than a first standard storage capacity and less than a second standard storage capacity that is twice of the first standard storage capacity; and a control unit for controlling write and read operations of data into and from the storage unit.例文帳に追加

第１標準容量より大きく、第１標準容量より２倍大きい第２標準容量より小さい任意容量でデータを保存するための保存領域が形成される保存部と、保存部へのデータの書き込み、及び保存部からのデータの読み取りを制御する制御部と、を具備するメモリチップである。 - 特許庁

The system has a camera integrated VTR 75 and VTRs 71 and 72 which write metadata, that are generated during a recording work of raw material signals such as video and audio signals onto a magnetic tape 30, into a memory tag 37 and a terminal 60 which generates a catalog of the raw material signals recorded on a cassette 31 based on the metadata read from the tag 37.例文帳に追加

磁気テープ３０への映像音声等の素材信号の収録作業時に発生したメタデータを、メモリタグ３７に書き込むカメラ一体型ＶＴＲ７５やＶＴＲ７１、７２と、メモリタグ３７から読み出されたメタデータを元に、カセット３１に記録された素材信号の目録を作成する端末６０とを有する。 - 特許庁

The drive system of the display is provided with a plurality of synchronous read/write memories which are made to be a buffer for access to the frame, an image signal generator which processes a digital image, a clock controller which is used as a memory and performs clock control, and a plurality of data drivers which receive the image data and display the same on the display.例文帳に追加

このディスプレイの駆動システムはフレームにアクセスするバッファとされる複数の同期読み書きメモリと、ディジタル画像を処理する画像信号ジェネレータと、メモリとして使用されると共にクロックコントロールを行なうクロックコントローラと、画像データを受け取りディスプレイに表示させる複数のデータドライバと、を具えている。 - 特許庁

In a voltage selecting circuit 300 selecting voltage of each supply line 210-240, in both cases (read-period and write-period) in which positive or negative selection voltage is applied to a selection memory cell, one side of potential of the non-selection word voltage supply line 240 and the non-selection bit voltage supply line 220 is made fixed.例文帳に追加

各供給線２１０〜２４０の電圧を選択する電圧選択回路３００は、選択メモリセルに正又は負の選択電圧を印加するいずれの場合（リード期間とライト期間）も、非選択ワード電圧供給線２４０及び非選択ビット電圧供給線２２０の一方の電位を固定とした。 - 特許庁

A magnetic disk device 10 is configured by dividing a nonvolatile memory 30 into two regions such as a data region 31 for hybrid hard disk storing data designated by a host 1, and a read-data region 33 and a write-data region 34 storing data determined by the magnetic disk device 10.例文帳に追加

磁気ディスク装置１０は、不揮発性メモリ３０をホスト１から保存を指定されるデータを格納するハイブリッドハードディスク用データ領域３１と、磁気ディスク装置１０側で独自に判断してデータを保存する独自領域であるリードデータ領域３３とライトデータ領域３４との２つの領域に区分けして構成される。 - 特許庁

When performing spread spectrum for reducing EMI, a clock 1 after spread spectrum is synchronized with a clock before the spread spectrum in a sufficiently shorter period than one horizontal period, and also read-out address of the FIFO memory is advanced more than write-in address by the amount quantity of modulation of clock frequency or more.例文帳に追加

ＥＭＩ低減のためにスペクトラム拡散を行う際に、スペクトラム拡散後のクロックは１水平期間よりも十分短い期間でスペクトラム拡散前のクロックに同期させるとともに、ＦＩＦＯメモリの読み出しアドレスは書き込みアドレスよりもクロック周波数の変調量分量以上進めておく。 - 特許庁

The memory card is respectively provided with areas for storing the number of formatted times and the number of rewritten times of the FAT area and the camera is configured to make prescribed indication according to the number of times read from the areas and to respectively write the new rewritten number of times corresponding to the image recording and formatting to the respective areas.例文帳に追加

メモリカード内にフォーマット回数とＦＡＴエリアの書き換え回数を記憶するエリアをそれぞれ設け、カメラはこれらのエリアから読み出した回数に従って所定の表示を行うとともに、画像記録やフォーマットに応じた新たな書き換え回数をそれぞれのエリアに書き込む構成とした。 - 特許庁

The semiconductor storage device which arranges two or more memory cells in a matrix and performs read operation and write operation, is configured so that load capacity (PA, PB, PC) to be driven by a buffer 15 is detected and an auxiliary buffer (auxiliary buffer main part 10A) is activated by a detection signal SBEN of the load capacity.例文帳に追加

複数のメモリセルをマトリックス状に配置し、読み出し動作および書込み動作を行う半導体記憶装置において、バッファ１５が駆動する負荷容量（ＰＡ，ＰＢ，ＰＣ）を検出し、該負荷容量の検出信号ＳＢＥＮにより補助バッファ（補助バッファ本体１０Ａ）を活性化する構成としてある。 - 特許庁

If an access request from a CPU 1 is for a uncacheable area, data are read or written according to the control object data size in the uncacheable area, error-correction during reading and generation of ECC data during writing are performed for data of the control object data size in the uncacheable area, thus eliminating the need for waiting for processing for data except read data or write data, and the memory access in the partial access is accelerated.例文帳に追加

ＣＰＵ１からのアクセス要求がキャッシュ不可領域の場合、キャッシュ不可領域における制御対象データサイズに従ってデータの読み出し、書き込みが行われ、読み出し時の誤り訂正及び書き込み時のＥＣＣデータの生成もキャッシュ不可領域における制御対象データサイズ分のデータに対して行われ、リードデータ又はライトデータ以外のデータに対する処理を待つ必要がなく、パーシャルアクセスにおけるメモリアクセスを高速化できる。 - 特許庁

Since pre-charge voltage VBP can be lowered even when the second voltage VPP is lowered and the 'H' level memory write-in potential is reduced by generating bit line pre-charge voltage VBP by referring to the first voltage VDD and the second voltage VPP, the 'H' level read-out margin can be increased.例文帳に追加

第１の電圧ＶＤＤ及び第２の電圧ＶＰＰを参照することによってビット線プリチャージ電圧ＶＢＰを発生することにより、第２の電圧ＶＰＰが小さくなって”Ｈ”レベルメモリ書き込み電位が減少した際にもプリチャージ電圧ＶＢＰを低くすることができるため、”Ｈ”レベル読み出しのマージンを大きくすることができる。 - 特許庁

The read/write control means includes content writing means for writing A/V signals for the contents transmitted from the higher-level CPU section 2 into the optical disk 24 in real time, and management information temporarily storing means for temporarily storing management information for the contents in the nonvolatile memory 23 during operation of the content writing means.例文帳に追加

このリードライト制御手段は、さらに上位ＣＰＵ部から送信されるコンテンツのＡＶ信号をリアルタイムに光ディスク２４に書き込む処理を行うコンテンツ書込み手段と、コンテンツ書込み手段が作動しているときに、コンテンツの管理情報を不揮発性メモリ２３に一時的に記憶する処理を行う管理情報一時記憶手段とを備えている。 - 特許庁