「Read Write Memory」に関連した英語例文の一覧と使い方(21ページ目) - Weblio英語例文検索

Also, when performing the read/write inspection of the external memory, the writing of the port mode setting data of the input/output port is operated so that it is not necessary to separately perform the port mode setting of the input/output port, and to reduce the inspection man-hours.例文帳に追加

また、外部メモリのリード・ライト検査を行う際に、入出力ポートのポートモード設定データの書込みを行うことにより、別途入出力ポートのポートモード設定を行う必要がなく検査工数を削減することができる。 - 特許庁

To provide a semiconductor memory device which reduces loading of global lines by dividing bank regions in the read and write operations and generates bank strobe signals in the bank area which is not in a peripheral area.例文帳に追加

読み出し動作及び書き込み動作の際、バンク領域を区分して使用しようとするグローバル線のローディングを低減し、周辺領域でないバンク領域でバンクストローブ信号を生成する半導体メモリ装置を提供すること。 - 特許庁

The memory control device 104 staggers the timing of issuing refresh commands to SDRAMs 101 and 102 to enable read access, write access and powering down (power saving control) to the SDRAM not being refreshed.例文帳に追加

メモリ制御装置１０４は、ＳＤＲＡＭ１０１、１０２に対してリフレッシュコマンドを発行するタイミングをずらすように調整し、リフレッシュ動作が行われていないＳＤＲＡＭに対し、リードアクセス、ライトアクセス及びパワーダウン（省電力制御）を可能にする。 - 特許庁

A phase monitoring section 6 monitors the write timing and read timing of a buffer memory 4 in a destuff section 2 and delivers a count to an apparatus control section 9 where a decision is made whether a slip trouble is occurring or not.例文帳に追加

デスタッフ部２内のバッファメモリ４の書き込みタイミングと読み出しタイミングとを位相監視部６で監視し、カウント値を装置制御部９に送ることにより、装置制御部９では、スリップ障害が発生しているか否かが判断される。 - 特許庁

An image processor 500 which commonly uses a system bus 150 of the personal computer system, includes an independent dedicated image bus 550, a compression/expansion unit 510, an image memory read/write controller 520, image memories 610, 620, 630, and a video processor 650.例文帳に追加

パソコンシステムのシステムバス１５０を共用する画像処理部５００は、独立した専用のイメージバス５５０と、圧縮／伸長器５１０と、画像メモリリード／ライト制御器５２０と、画像メモリ６１０，６２０，６３０と、ビデオ処理器６５０とを有する。 - 特許庁

This system switching device is provided with a DSP 8, an external memory 7 attached outside, a system switching data input means 1 for inputting the system data of acoustic signals, a write address value data table 2 by systems and a read address value data table 3 by systems.例文帳に追加

ＤＳＰ８と、外付けされた外部メモリ７と、音響信号の系統データを入力する系統切換データ入力手段１と、系統別書込みアドレス値データテーブル２と、系統別読み出しアドレス値データテーブル３とを備えている。 - 特許庁

An integration section 21 divides one image into a plurality of regions, carries out summation of pixel levels, write and read of a result of summation to memory areas assigned to each region so as to integrate the pixel levels in the region by each region.例文帳に追加

積算部２１は、１画面を複数の領域に区分して、画素レベルの加算と領域毎に割り当てたメモリ領域への加算結果の書き込みおよび読み出しを行い、領域内の画素レベルを領域毎に積算する。 - 特許庁

The control system configuration management system has a shared storage 6 for holding configuration data describing the allocation information of the physical memory in the control device Dev.A, and a plurality of kinds of tools Tool.A-E accessing the shared storage to read/write the configuration data.例文帳に追加

制御デバイスＤｅｖ．Ａの物理メモリの割付情報を記述した設定データを保持するための共有ストレージ６と、その共有ストレージにアクセスし、設定データを読み書きする複数種のツールＴｏｏｌ．Ａ〜Ｅと、を備える。 - 特許庁

As a result, when the read word line rdword 0 becomes to be at the high level, since only a minute coupling voltage is generated on the write word line wrword 0 and the voltage is equal to or smaller than the threshold voltage of a transfer gate 1 for writing memory cells, this transfer gate is never turned ON and the erroneous write is not generated.例文帳に追加

このため、読み出しワード線ｒｄｗｏｒｄ０がハイレベルになった時、書き込みワード線ｗｄｗｏｒｄ０には微小なカップリング電圧しか発生せず、メモリセルの書き込み用のトランスファーゲート１の閾値電圧以下なので、このトランスファーゲートがオンすることがなく、誤書き込みが生じない。 - 特許庁

This device is provided with an input/output sense amplifier 130 amplifying and transmitting data read from a memory cell and loaded on a pair of input/output lines to a data output line at the time of reading data, and a write driver 230 transmitting write data inputted to a pair of data input lines at the time of writing data.例文帳に追加

デ−タ読み出し時、メモリセルから読み出されて入出力ライン対に載せたデ−タをデ−タ出力ラインへ増幅伝送する入出力センスアンプ１３０と、デ−タ書き込み時、デ−タ入力ライン対へ入力される書き込みデ−タを前記入出力ライン対へ伝送する書き込みドライバ２３０を備える。 - 特許庁

The device is provided with: a flash memory 2 having four sectors 4-7 as a nonvolatile memory storing a program code and data to be read by a CPU 1; and a sector selection signal generation circuit 8 for generating address signals A19, A18 for selecting a sector to be instructed by effective sector instruction data given from a flash memory write device 28.例文帳に追加

ＣＰＵ１がリードするプログラムコードやデータを格納する不揮発性メモリとして、４個のセクタ４〜７を有するフラッシュメモリ２を設けると共に、フラッシュメモリ・ライト装置２８から与えられる有効セクタ指示データが指示するセクタを選択するためのアドレス信号Ａ１９、Ａ１８を生成するセクタ選択信号生成回路８を設ける。 - 特許庁

Each branch has a space stage that selects and packs at least a subset of data to be exchanged from an input data flow and a 2nd time stage including a random access memory device relating to a write memory and read memory that store sub sets of exchanged data and driven by a microprocessor and a main counter.例文帳に追加

このブランチの各々は少なくとも、交換されるデータのサブセットを入力データフローから選択しパックすることができる空間ステージと、交換されるデータのサブセットを格納することができかつマイクロプロセッサと主カウンタによって駆動される書込みメモリと読取りメモリに関連するランダムアクセスメモリ装置を含む第２の時間ステージとを含む。 - 特許庁

In addition, when the text data are written in the first memory 23 via the general-purpose interface from the PDA, since the microprocessor 25, etc. code the text data to write it in the first memory 23 as image data of the information code, the PDA can read the image data of the information code written in the first memory 23 via the general-purpose interface.例文帳に追加

またＰＤＡから汎用インタフェースを介して第１メモリ２３にテキストデータが書き込まれると、マイクロプロセッサ２５等は、このテキストデータを符号化し情報コードの画像データとして第１メモリ２３に書き込むので、ＰＤＡは、この第１メモリ２３に書き込まれた情報コードの画像データを汎用インタフェースを介して読み出すことができる。 - 特許庁

In a display device displaying an image, a data line supplying luminance being the brightness of a pixel to the pixel, a luminance memory holding the supplied luminance value, a strobe line generating a write-in strobe to the luminance memory and a light emitting part generating luminance, corresponding to the luminance value read out from the memory are provided for every pixel.例文帳に追加

画像を表示する表示装置において、各画素ごとに、該画素に該画素の明るさである輝度値を供給するデータ線と、供給された前記輝度値を保持する輝度メモリと、前記輝度メモリへの書き込みストローブを発生するストローブ線と、前記輝度メモリより読み出した前記輝度値に応じた、輝度を発生する発光部とを備えたことを特徴とする - 特許庁

A data save unit 3, which is a digital circuit for processing a data read request or write request to be transmitted from a CPU 2 to a first memory area 4, reads data from a storage device inside the data save unit 3 or the first memory area 4 and transmits the data to the CPU 2, when the CPU 2 requires to read data.例文帳に追加

データ退避装置３は、ＣＰＵ２から第１のメモリ領域４に送られるデータの読み出し要求及び書き込み要求を処理するデジタル回路であり、ＣＰＵ２からデータの読み出し要求があると、データ退避装置３は、当該データ退避装置３内部の記憶装置又は第１のメモリ領域４から該当するデータの読み出しを行い、そのデータをＣＰＵ２に送る。 - 特許庁

In this data storage device 1 constructed of a memory card and the like, a controller control circuit 4 instantly stops transfer processing and notifies the end of read data transfer to an information processor PC when an emergency stop signal requiring emergency stop is inputted during data read/write transfer processing from the information processor PC in a host.例文帳に追加

メモリカードなどからなるデータ記憶装置１であって、データのリード／ライト転送処理中に、ホストの情報処理装置ＰＣから緊急停止を要求する緊急停止信号が入力されると、コントローラ制御回路４は直ちに転送処理を中止し、リードデータ転送終了を情報処理装置ＰＣに対して通知する。 - 特許庁

In a data storage device 1 constructed of a memory card and the like, a controller control circuit 4 stops transfer processing and notifies an information processor PC in a host of the end of read data transfer immediately when an emergency stop signal requiring emergency stop is inputted from the information processor PC during data read/write transfer processing.例文帳に追加

メモリカードなどからなるデータ記憶装置１であって、データのリード／ライト転送処理中に、ホストの情報処理装置ＰＣから緊急停止を要求する緊急停止信号が入力されると、コントローラ制御回路４は直ちに転送処理を中止し、リードデータ転送終了を情報処理装置ＰＣに対して通知する。 - 特許庁

A non-volatile semiconductor memory has a hidden storage area 2 for recording the special code for preventing illegal copy in addition to a main storage area 1 for recording ordinary data, and the hidden storage area 2 is in read permitted state in a write protect state and in read inhibited state in the other state.例文帳に追加

不揮発性の半導体メモリにおいて、通常のデータを記録する主記憶領域１に加え、不正コピーを防止する特殊コードを記録する隠し記憶領域２を有し、該隠し記憶領域は、書込みプロテクト状態時は読出し許可状態にあり、そうでない時は読出し禁止状態にある。 - 特許庁

This DMAC 40 comprises a read/write port 47 operable to receive data from said data source 10 via a source bus and to output said received data to said data destination 20 via a destination bus, wherein said direct memory access controller is operable in response to a predetermined number of clock pulses, to control said read/write port to output said received data to said data destination after receiving it.例文帳に追加

本ＤＭＡＣ４０は発信元バスを介してデータ発信元１０からデータを受信し、宛先バスを介してデータ宛先２０に受信したデータを出力するように動作可能な読み出し／書き込みポート４７を含み、所定の数のクロック・パルスに応答して読み出し／書き込みポートを制御し、前記所定の数のクロック・パルスを受信すると受信したデータをデータ宛先に対して出力する。 - 特許庁

An arithmetic unit 26 of a master set 2 receiving the vertical synchronization data S13, S13' via a data demodulator 25 controls the operation of a timing generator 24 to write/read the video signal via a field memory 22 and a display device 23 displays the image.例文帳に追加

垂直同期データＳ13、Ｓ13'をデータ復調器２５を介して入力した親機２の演算装置２６はタイミング発生器２４を動作制御してフィールドメモリ２２を介して映像信号を書き込み、読み出して表示装置２３にて画面表示させる。 - 特許庁

To provide a memory cell, a storage circuit block, a data write method and data read method in which production yield is high, cost is low, reliability is high, and the chip area can be reduced by reducing the number of metal wiring layers.例文帳に追加

本発明の目的は、金属配線層の数を減らし、製造歩留まりが高く、コストが安く、信頼性が高く、チップ面積の縮小を可能とするメモリセル、記憶回路ブロック、データの書き込み方法及びデータの読み出し方法を提供することにある。 - 特許庁

To provide a technique in which operating speeds of chips are improved by especially selecting a plurality of cells simultaneously to conduct read/write operations in a nonvolatile ferroelectric substance memory device having a mutibit control function.例文帳に追加

本発明はマルチビット制御機能を有する不揮発性強誘電体メモリ装置に関し、特に複数のセルを同時に選択してリード／ライト動作を行うことによりチップの動作速度を向上させることができるようにする技術を開示する。 - 特許庁

To shorten a test time when blocks to be erased selected over a plurality of banks are serially selected by a block unit and data are erased in a flash memory in which write/erasure operations and read operation are simultaneously performed.例文帳に追加

書き込み／消去動作と読み出し動作を同時実行可能なフラッシュメモリにおいて、複数のバンクにわたって選択された消去対象選択ブロックをブロック単位でシリアルに選択してデータ消去を行う際、テスト時間の短縮化を図る。 - 特許庁

In order to address the cell array select the write data to be written into the cell array and to be read out of the cell array, command and/or decided address signals supplied by the memory controller are supplied to the cell array (10), and addressing and selector circuits (11-14).例文帳に追加

上記セルアレイ（１０）をアドレス指定し、書き込み、かつ読み出されるデータを選択するために、メモリコントローラから供給されたコマンドおよび／または復号されたアドレス信号が、セルアレイ（１０）とアドレッシングおよびセレクタ回路（１１〜１４）に供給される。 - 特許庁

By not performing each of operations of data read, error detection, the error correction and write back for the corrected data to all memory cells, but omitting a part of each of these operations when there is not an error, the exit transition time is shortened.例文帳に追加

エグジット時のデータ読み出し、誤り検出、誤り訂正、訂正データの書き戻しの各動作を全てのメモリセルに対して行うのではなく、誤りがない場合にはこれら各動作の一部を省略することにより、エグジット遷移時間の短縮を図る。 - 特許庁

The latest value is reflected on the memory update information by informing an MPU 11 of address values Ae corresponding to the sequential numbers Se by retrieving the retransmission buffer 132 (16) and making the MPU 11 perform read and write the values in the active node 10.例文帳に追加

現用ノード１０では再送バッファ１３２を検索してシーケンシャル番号Ｓｅに対応するアドレス値ＡｅをＭＰＵ１１に通知し（１６）、そのリード及びライトを行わせる（１７）ことにより、最新の値をメモリ更新情報に反映させる。 - 特許庁

A memory cell comprises a write transistor, a read transistor TR connected with the feeder line of power supply voltage (drain impurity region 5), and a capacitor CAP connected with the control electrode (gate electrode 3) of the transistor TR.例文帳に追加

書き込みトランジスタ（不図示）と、電源電圧の供給線（ドレイン不純物領域５）に接続された読み出しトランジスタＴＲと、この読み出しトランジスタＴＲの制御電極（ゲート電極３）に接続されたキャパシタＣＡＰとをメモリセル内に有する。 - 特許庁

Data quantity in a dual port memory 1 is detected with an address difference detecting part 60 and a buffer capacity monitoring part 61, and the malfunctions of a write address and a read address are detected by comparing the pieces of data quantity with an address control operation comparing part 7.例文帳に追加

デュアルポートメモリ１内のデータ量をアドレス差分検出部６０とバッファ容量監視部６１で検出し、これらのデータ量をアドレス制御動作比較部７で比較することにより書き込みアドレス、読み出しアドレスの誤動作を検出する。 - 特許庁

To manage the remaining capacity of a memory without depending upon an UP/DOWN counter which generates a write request signal and a read request signal and to make writing operation and reading operation fast and a relevant device inexpensive.例文帳に追加

書き込み要求信号及びリード要求信号を発生するＵＰ／ＤＯＷＮカウンタに依存することなく、メモリ残量を管理できるようにすると共に、書込み動作及び読出し動作を高速化及び、当該装置を低廉化できるようにする。 - 特許庁

This memory card comprises a first clock signal generating means, transfers data read in synchronism with first clock signals generated by itself to a host computer, and write data transferred from the host computer is captured in synchronism with second clock signals supplied from the host computer.例文帳に追加

メモリカードは第１クロック信号発生手段を有し、自身から発生された第１クロック信号に同期して読出されたデータをホストに転送し、ホストから供給された第２クロック信号に同期してホストから転送された書込データを捕獲する。 - 特許庁

To provide a multi-port memory which performs to a plurality of MPUs and CPU cores to assign a plurality of banks to a plurality of ports, to simultaneously write the same data to a plurality of banks through one port, and to simultaneously read the same data from a plurality of ports from one bank.例文帳に追加

複数のMPUやCPUコアに対し、複数のポートに複数バンクを割り当て、1つのポートを介して複数バンクへの同一データの同時書込を行い、１つのバンクから複数ポートから同一データの同時読出を行うマルチポートメモリを提供する。 - 特許庁

To perform continuously read-transfer operation to a SAM from a RAM and write-transfer operation to a RAM from a SAM without setting a pre-charge period, in a multi-port memory having a random access system(RAM) and a serial access system(SAM).例文帳に追加

ランダムアクセス系（ＲＡＭ）とシリアルアクセス系（ＳＡＭ）を有するマルチポートメモリにおいて、ＲＡＭからＳＡＭへのリード転送動作およびＳＡＭからＲＡＭへのライト転送動作を、プリチャージ期間を設定することなく連続して実行する。 - 特許庁

The nonvolatile memory provided at the processing cartridge that is attachable and detachable possesses a control circuit to perform the write-in and read-out of data such as a use history and a processing condition and a transmitting part to encode communication contents between the control circuit and the controlling part of the printer main body.例文帳に追加

着脱可能なプロセスカートリッジに設けた不揮発性メモリに、使用履歴、プロセス条件等のデータの書き込み／読み出しを行う制御回路と、この制御回路とプリンタ本体の制御部間の通信内容を暗号化する伝送部を有する。 - 特許庁

To accelerate a processing speed at the time of read and write by improving the use efficiency of a cache memory by setting a cache area to a segment of optimum segment size reflected with logical features at the time of actual reading/writing from a host computer to a disk.例文帳に追加

実際にホストコンピュータがディスクに読み書きを行う際の論理的な特徴を反映させた最適なセグメントサイズのセグメントにキャッシュ領域を設定してキャッシュメモリの使用効率を上げ、リード時及びライト時の処理速度を向上させる。 - 特許庁

The register 218 receives posted memory write and a read request in disconnection and division response and monitors various event occurrences, such as a retry according to the mode in which the bridge is an operation target or a master.例文帳に追加

ブリッジがオペレーションのターゲットであるとき、あるいはマスタであるときのモードに従って性能監視レジスタ２１８はポステッドメモリ書き込みの受け付け、切断や分割応答での読み取り要求の受け付け、再試行等の様々なイベント発生を監視する。 - 特許庁

In a synchronous bank type multi-port memory, a register/buffer circuit performs input of a read/write signal and an address signal from the outside port, input or output of a data signal from the outside port, and output of an inputted port block signal to the outside.例文帳に追加

同期バンク型多ポートメモリにおいて、レジスタ／バッファ回路は、外部のポートからのリード／ライト信号とアドレス信号の入力、データ信号の外部のポートからの入力または出力、入力されるポートブロック信号の外部への出力を行う。 - 特許庁

An arriving order and time judging device is equipped with a plurality of line sensor cameras, an image recording unit provided with A/D conversion circuits, write circuits, a memory unit, a read circuit, an address control unit, a center processing unit, a time generator, and a character generator, and a video monitor.例文帳に追加

複数のラインセンサカメラと、複数のＡ／Ｄ変換回路と複数の書き込み回路とメモリ部と読み出し回路とアドレス制御部と中央処理装置とタイム発生器と文字発生器とを備える画像記録部と、ビデオモニタとを有する。 - 特許庁

The global decoders are positioned at each matrix block divided in the direction of row arrangement of banks in which a plurality of memory cells are arranged, and generates a global reading signal and a global writing signal responding respectively to a read address signal and a write address signal.例文帳に追加

グローバルデコーダは複数個のメモリセルが配列されるバンクのロウ配列方向に分けられたマトリックスブロックごとに位置し、読み出しアドレス信号と書き込みアドレス信号に各々応答してグローバル読み出し信号とグローバル書き込み信号を発生する。 - 特許庁

When a read/write means 76 detects either of the ink cartridges is exchanged, reads out ink information after the exchange of cartridge from a non-volatile memory (EEP ROM) to be mounted on the cartridge and sends the data to an aligning verification means 74.例文帳に追加

読み出し書き込み手段７６は、いずれかのインクカートリッジが交換されたことを検知すると、当該カートリッジに搭載された不揮発性メモリ（ＥＥＰＲＯＭ）から、交換後のインク情報を読み出し、整合検証手段７４にデータを送る。 - 特許庁

To provide an IC card securing security equal with conventional one after the issue of the IC card while making the issuer of the IC card control the read/write of a memory built in the IC card without going through an authentication procedure at the time of issuing the IC card.例文帳に追加

ＩＣカードの発行者が、ＩＣカードの発行時に、ＩＣカードに内蔵されたメモリを、認証手続きを経ずに読み書き制御するとともに、ＩＣカードを発行した後には、従来と同等のセキュリティが確保されるＩＣカードを提供すること。 - 特許庁

Thus, a semiconductor memory device can adjust a selected word line voltage level according to fluctuations in threshold value voltage of a memory cell transistor without using a different power supply line and can stably write/read data even under a low power supply voltage without complicating a power supply line.例文帳に追加

トランジスタメモリセルトランジスタのしきい値電圧の変動に応じて選択ワード線電圧レベルを、別電源系統を用いることなく調整することができ、電源系統を複雑化することなく、低電源電圧下においても安定にデータの書込／読出を行うことのできる半導体記憶装置を実現することができる。 - 特許庁

Concretely, when a data write request to a main memory 11b connected to a second CPU socket 7b installed with the adaptor 5 or a data read request from the main memory 11b is received from a CPU 9 installed to a first CPU socket 7a, the adaptor executes processing according to the received access request.例文帳に追加

具体的には、第１のＣＰＵソケット７ａに装着されたＣＰＵ９から、アダプタ５が装着された第２のＣＰＵソケット７ｂに接続されているメインメモリ１１ｂへのデータ書き込み要求又は該メインメモリ１１ｂからのデータ読み出し要求を受信した場合に、該受信したアクセス要求に応じた処理を実行する。 - 特許庁

A hybrid HDD (hard disk drive) 1 includes a volatile semiconductor memory 13 for temporarily storing write data transmitted from a host device and read data transmitted to the host device while a power source is in ON state, and a nonvolatile semiconductor memory 14 and storage part 16 continuing to store data while the power source is in OFF state.例文帳に追加

ハイブリッドＨＤＤ１は、電源オン時、ホスト装置から転送されたライトデータやホスト装置へ転送するリードデータが一時的に記憶される揮発性半導体メモリ１３の他、電源オフ中もデータを記憶し続けることのできる不揮発性半導体メモリ１４および記憶部１６を備えている。 - 特許庁

Stored data of memory cells MC11 to MCm1 connected to a word line WL1 are simultaneously transferred to read registers Rreg-1 to Rreg-m and then, stored data of memory cells MC12 to MCm2 connected to a word line WL2 are simultaneously transferred to write registers Wreg-1 to Wreg-m.例文帳に追加

ワード線ＷＬ１に接続されているメモリセルＭＣ１１〜ＭＣｍ１の格納データがリードレジスタＲｒｅｇ−１〜Ｒｒｅｇ−ｍに一斉に転送された後，ワード線ＷＬ２に接続されているメモリセルＭＣ１２〜ＭＣｍ２の格納データがライトレジスタＷｒｅｇ−１〜Ｗｒｅｇ−ｍに一斉に転送される。 - 特許庁

The read/write control circuit 3 applies different voltages depending on the information to be written in the bit lines BL0 to BL3 corresponding to a plurality of memory cells MC1-0 to MC1-3 when writing the information into a plurality of the memory cells MC1-0 to MC1-3 connected to the same word line WL1.例文帳に追加

読み出し／書き込み制御回路３は、同一のワード線ＷＬ１に接続された複数のメモリセルＭＣ１−０〜ＭＣ１−３に情報を書き込む際、複数のメモリセルＭＣ１−０〜ＭＣ１−３に対応するビット線ＢＬ０〜ＢＬ３に、書き込もうとする情報によって異なる電圧を印加する。 - 特許庁