「Read Write Memory」に関連した英語例文の一覧と使い方(22ページ目) - Weblio英語例文検索

The RAM 10a is provided with a flash interface circuit 19 which generates control signals required for data access to the flash memory 60 in synchronism with the command from the CPU 70, and a pseudo SRAM 29, a memory device capable of random access, to read and write data or the flash memory 60 or the pseudo SRAM according to the command from the CPU 70.例文帳に追加

ＲＡＭ１０ａは、ＣＰＵ７０からの指令に同期して、フラッシュメモリ６０に対するデータのアクセスに必要な制御信号を生成するフラッシュインタフェース回路１９と、ランダムアクセス可能なメモリ素子である擬似ＳＲＡＭ２９とを備え、ＣＰＵ７０からの指令に応じて、フラッシュメモリ６０または擬似ＳＲＡＭ２９に対して、データの読み出し、書き込みを行なう。 - 特許庁

A semiconductor integrated circuit test method is applicable to inspection of a semiconductor integrated circuit having multiple memory macros, wherein the number of memory macros to be selected in execution of a simultaneous read-out operation for simultaneously reading out written test data is smaller than the number of memory macros to be selected in execution of a simultaneous write-in operation for simultaneously writing in input test data.例文帳に追加

本発明の第１の態様にかかる半導体集積回路のテスト方法は、複数のメモリマクロを備える半導体集積回路のテスト方法であって、複数のメモリマクロの内、テストデータを同時に書き込む動作である同時書き込み動作をさせるメモリマクロの数よりも、書き込まれたテストデータを同時に読み出す動作である同時読み出し動作をさせるメモリマクロの数を少なく選択する。 - 特許庁

This disk array controller provided with a channel IF part, a disk IF part, a cache memory part and a shared memory part and plural disk array control units to read/write data, has a mutual coupling network to connect the shared memories in the plural disk array control units and a mutual coupling network to connect the cache memory parts in the plural disk array control units are provided.例文帳に追加

チャネルＩＦ部と、ディスクＩＦ部と、キャッシュメモリ部と、共有メモリ部とを有し、データのリード／ライトを行うディスクアレイ制御ユニットを、複数ユニット有するディスクアレイ制御装置において、複数のディスクアレイ制御ユニット内の共有メモリ部間を接続する相互結合網と、複数のディスクアレイ制御ユニット内のキャッシュメモリ部間を接続する相互結合網を有する。 - 特許庁

When a command packet to write or read data in/from the storage medium 13 is received from a host device by using the cache memory 14, a data transfer control part 124 writes or reads the data in/from the storage medium 13 and the cache memory 14 on the basis of the command packet and a cache memory management table 121a.例文帳に追加

ホスト装置からキャッシュメモリ１４を使用した記憶メディア１３に対するデータの書き込みまたはデータの読み出しを行うためのコマンドパケットを受信した際に、データ転送制御部１２４によりこのコマンドパケット及びキャッシュメモリ管理テーブル１２１ａに基づいて、記憶メディア１３及びキャッシュメモリ１４に対するデータの書き込みまたはデータの読み出しを行うようにしている。 - 特許庁

This host bridge 200 is provided with: an address hit decision circuit 220 for detecting that the read access address to the main memory 300 held in an address holding circuit 210 coincides with a line address writeback operation by the processor 100; and a memory access control circuit 230 for fetching the write data in the writeback operation and canceling the access to the main memory 300 in the case a hit decision is made.例文帳に追加

ホストブリッジ２００に、アドレス保持回路２１０に保持されたメインメモリ３００へのリードアクセスアドレスとプロセッサ１００によるライトバック動作におけるラインアドレスとの一致を検出するアドレスヒット判定回路２２０と、ヒット判定がなされた場合にライトバック動作におけるライトデータを取り込み、且つ、メインメモリ３００へのアクセスをキャンセルするメモリアクセス制御回路２３０とを備える。 - 特許庁

The FIFO control circuit is provided with a control means for specifying a plurality of memory areas to be used as the FIFO buffer by an area designating means, and for holding address information for read access and write access for each specified memory area by an address pointer means, and for FIFO operating the prescribed memory area, by using the address pointer means, in response to the request from the input/output circuit.例文帳に追加

ＦＩＦＯ制御回路は、ＦＩＦＯバッファとして利用する複数のメモリ領域をエリア指定手段で規定し、規定されるメモリ領域毎にリードアクセス及びライトアクセスのためのアドレス情報をアドレスポインタ手段で保持し、入出力回路からの要求に応答して、所定のメモリ領域を、前記アドレスポインタ手段を用いて、ＦＩＦＯ動作させる制御手段と、を含む。 - 特許庁

The noise reducer is composed of a signal processing circuit 1 for removing a noise component from an inputted video signal, a frame memory 7 for temporarily holding the video signal from which the noise component is removed by the signal processing circuit 1, a memory controller 8 for controlling the write and read of the video signal to and from the frame memory 7, and a control circuit 13 for controlling the entire noise reducer.例文帳に追加

ノイズレデューサは、入力される映像信号からノイズ成分を除去する信号処理回路１、信号処理回路１によってノイズ成分が除去した映像信号を一時的に保持するフレームメモリ７、フレームメモリ７に対する映像信号の書き込みと読み出しを制御するメモリコントローラ８、および、ノイズレデューサの全体を制御する制御回路１３から構成される。 - 特許庁

The optical disk reproducing apparatus 20 comprises: a decode processing circuit 6 for generating decoded data 21 by decoding encoded data read from an optical disk 1 to write the decoded data 21 in a buffer memory 8; a data processing circuit 11 for converting decoded data 22 read from the buffer memory 8 into output data; and an optical disk rotation control circuit 7 for controlling a number of rotations of the optical disk 1.例文帳に追加

光ディスク（１）から読み出した変調データを復調した復調データ（２１）を生成し、復調データ（２１）をバッファメモリ（８）に供給する復号処理回路（６）と、バッファメモリ（８）から読み出された復調データ（２２）を出力用データに変換するデータ処理回路（１１）と、光ディスク（１）の回転数を制御する光ディスク回転制御回路（７）とを具備する光ディスク再生装置（２０）を構成する。 - 特許庁

This circuit is provided with a normal circuit for performing a scan test, a BIST control circuit having a mode 1 in which operation is automatically stopped after writing a pattern in the memory and a mode 2 in which a value written from the memory is read and compared with the prescribed expected value, and a memory write prohibiting circuit fixing an input signal to the memory while the normal circuit is in a scan test.例文帳に追加

スキャンテスト可能な通常回路と、前記通常回路に接続されるメモリとを有する半導体回路において、前記メモリにパターンを書き込みして自動に停止するモード１と前記メモリから書き込んだ値を読み出して所定の期待値と比較するモード２とを有するＢＩＳＴ制御回路と、通常回路がスキャンテストにある間、前記メモリへの入力信号を固定するメモリ書込禁止回路と、を備える構成とした。 - 特許庁

To perform transmission and reception with a main body and a device unit within the operable time of the device unit by measuring it in the case of performing the read/write of the content in the memory of the device unit by using a radio signal in the main body and the image forming device comprising the device unit.例文帳に追加

本体と装置ユニットから構成される画像形成装置において、無線信号を用いて装置ユニットのメモリ内容の読み書きを行う場合、装置ユニットの作動可能時間を測定し、その時間内で、本体と装置ユニットと送受信を行う。 - 特許庁

The memory circuit has one or a plurality read ports, one or a plurality write ports, a cross talk glitch suppressor circuit to suppress a cross talk glitch between inner signal lines of each port, and a control means to control the capability of the cross talk glitch suppressor circuit.例文帳に追加

１つ、もしくは複数の読み出しポート、及び１つ、もしくは複数の書き込みポートと、各ポートの内部信号線間のクロストークグリッチを抑制するクロストークグリッチ抑制回路と、前記クロストークグリッチ抑制回路の能力を制御する制御手段とを備えたものである。 - 特許庁

The operation code decoder 204 performs an analysis of read/write command; in accordance with the command, changes the data transfer direction with respect to the memory cell 201; and requests an I/O controller 205 to change the high-impedance setting of a sinal line connected to a data terminal DT.例文帳に追加

オペレーションコードデコーダ２０４は、読み出し／書き込みコマンドを解析し、命令に応じてメモリセル２０１に対するデータ転送方向を変更し、データ端子ＤＴと接続されている信号線のハイインピーダンス設定を変更するようＩ／Ｏコントローラ２０５に要求する。 - 特許庁

A coincidence comparing circuit 5 provided on each judging board 10 compares the address and data for a device 20 under test with predetermined values and generates and outputs a trigger allowing the writing on a memory 4 to a read/write control circuit 6 if they coincide.例文帳に追加

各判定ボード１０毎に設けられた一致比較回路５は、被試験デバイス２０に対するアドレスおよびデータを、あらかじめ設定される値と比較し、一致する場合には、リード／ライト制御回路６に対し、メモリ４に書き込みを可能とするトリガを生成・出力する。 - 特許庁

The operation code decoder 204 analyzes a read/write command, changes a data transfer direction to the memory cell 201 according to an instruction, and requests an I/O controller 205 to change the high impedance setting of a signal line connected to a data terminal DT.例文帳に追加

オペレーションコードデコーダ２０４は、読み出し／書き込みコマンドを解析し、命令に応じてメモリセル２０１に対するデータ転送方向を変更し、データ端子ＤＴと接続されている信号線のハイインピーダンス設定を変更するようＩ／Ｏコントローラ２０５に要求する。 - 特許庁

To provide a nonvolatile memory device in which margin of threshold determination voltage for read voltage is made small, time required for write and erasure is shortened, and stable operation can be performed, even when power source voltage is varied.例文帳に追加

電源電圧が変動する場合においても、読み出し電圧に対するスレッショルド判定電圧のマージンを小さくし、書き込み及び消去に要する時間を短縮するとともに、安定した動作を行わせることができる不揮発性記憶装置を提供する。 - 特許庁

When a plurality of the memories provided with a synchronous read/write function are used as a frame buffer and image data are transmitted to the memories, the memories output the image data to a display simultaneously, thereby, the memory capacity required when driving is reduced and the circuit and the control system is simplified.例文帳に追加

同期読み書き機能を具えた複数のメモリがフレームバッファとして使用され、画像データがメモリに伝送される時、メモリが同時に画像データをディスプレイに出力し、駆動時に必要な記憶容量を減らして回路と制御システムを簡易化する。 - 特許庁

The redundancy circuit preferably includes a plurality of redundancy rows and a redundancy decoder which is configured for the purpose of accessing the redundancy rows whenever a read or write operation involves use of a defective row within the main memory arrays for which a redundant row has been substituted.例文帳に追加

冗長回路は好ましくは、複数の冗長ロウと、読み出しあるいは書き込み動作が、冗長ロウが代用されている主メモリアレイ内の欠陥ロウの使用を含む場合いつでも冗長ロウにアクセスするためにコンフィギュアされた冗長デコーダとを含む。 - 特許庁

To decrease band widths of write and read-out buses for a video memory in which a plurality of source images are temporarily stored to be displayed on one screen one over another, and to lighten the load on a CPU during reading of pixel data.例文帳に追加

複数のソース画像を重ねて１つの画面上に表示するために、ソース画像を一旦取り込むビデオメモリの書き込みおよび読み出しのバスのバンド幅ならびにビデオメモリのサイズを小さくするとともに、画素データの読み出し時のＣＰＵの負担を軽減する。 - 特許庁

By the memory 2 of 1st specification, a row address strobe signal RAS of a 1st activation control signal is activated at an effective timing, and read or write is executed by catching a testing address given to a partially shared address bus while operating by using a testing clock as reference.例文帳に追加

第１の仕様のメモリ２は、第１の活性化制御信号ロウアドレスストローブ信号ＲＡＳが有効のタイミングにおいて活性化され、テスト用クロックを基準に動作して、一部共有のアドレスバスに与えられたテスト用アドレスをとらえてリードまたはライトを実行する。 - 特許庁

The operation code decoder 204 performs analysis of read/write command; in accordance with an instruction, changes the data transfer direction with respect to the memory cell 201; and requires an I/O controller 205 to change the high-impedance setting of a signal line connected to a data terminal DT.例文帳に追加

オペレーションコードデコーダ２０４は、読み出し／書き込みコマンドを解析し、命令に応じてメモリセル２０１に対するデータ転送方向を変更し、データ端子ＤＴと接続されている信号線のハイインピーダンス設定を変更するようＩ／Ｏコントローラ２０５に要求する。 - 特許庁

The CPU 1 uses the table information existing in the memory 3 in the case of having to read and write the same FAT information and in the case a FAT information area is the same with a table information area where reading or writing is previously performed.例文帳に追加

またＣＰＵ１は、同一のＦＡＴ情報を読み出したり書き込んだりする必要が出てきた場合、前回読み出したまたは書き込んだテーブル情報領域と同一のＦＡＴ情報領域の場合、メモリ３に存在するテーブル情報を使用する。 - 特許庁

To miniaturize the constitution and to achieve low power consumption of a semiconductor memory in which word lines are made a hierarchical state and a block state, and a load circuit of bit lines is arranged at a reverse side to a write-in/read-out of bit lines.例文帳に追加

この発明は、ワード線が階層化、ブロック化され、メモリセルアレイに対してビット線の負荷回路がビット線の書き込み／読み出し回路と逆側に配置された半導体記憶装置における構成の小型化、低消費電力化を達成することを課題とする。 - 特許庁

Thus, it is possible to achieve the operation analysis and debug processing of an information processor with high flexibility by executing the read-out/write-in of the value of the register of the memory or I/O device just before the processing of the transaction satisfying the trigger conditions.例文帳に追加

これにより、トリガ条件を満たすトランザクションの処理直前に、メモリあるいはI/Oデバイスのレジスタの値を読み出し、メモリあるいはI/Oデバイスのレジスタに値を書く等により、情報処理装置の動作解析、デバッグ処理を高い柔軟性を持って行うことができる。 - 特許庁

After the memory cell is made an over erasing state again (step S204), after inversion data written in the step 202 is written with a low write-in level (step S205), the checker pattern written in the step 205 is read out, and determination of a normal/defective apparatus is made (step S205).例文帳に追加

再びメモリセルを過消去状態にした後（ステップＳ２０４）、ステップＳ２０２で書き込んだ反転データを浅い書き込みレベルで書き込んだ後（ステップＳ２０５）、ステップＳ２０５で書き込んだチェッカパターンの読み出しテストを行い、良／不良を判定する（ステップＳ２０５）。 - 特許庁

When deciding that an incorrect power supply interruption flag is written in a main body memory at the time of supplying power (YES in #80), a developing unit is positioned at a read/write position so that the developing side connector of one developing device is positioned at an opposed position to a main body side connector (#82).例文帳に追加

電源投入時に、本体メモリに不正電源遮断フラグが書き込まれていると判断すると（＃８０でＹＥＳ）、１つの現像器の現像側コネクタが本体側コネクタの対向位置に位置決めされるように、現像ユニットが読み書き位置に位置決めされる（＃８２）。 - 特許庁

Also, the device is provided with an interlock signal, it is transmitted to the maintenance port from the retrieving port, it sets a time for perform write-in and read-out of data for the content addressable memory, consequently, retrieving operation is continued in each clock cycle without interrupting it.例文帳に追加

また、インターロック信号が備えられており、検索ポートからメンテナンスポートに伝送されることにより、コンテントアドレサブルメモリに対してデータの書き込みおよび読み出しを実行すべき時を設定し、この結果、検索動作が中断することなく各クロックサイクルで継続する。 - 特許庁

The control module is configured so as to separate attribute information from saving data, which are read from the flash memory with the predetermined size, store the attribute information in an attribute information storage buffer and transfer user data contained in the saving data to a saving data storage region during a writing operation including a read modify write operation of data, of which sizes are smaller than the predetermined size.例文帳に追加

前記制御モジュールは、前記サイズ単位未満のデータの書き換えを含む書き込み動作時に、前記フラッシュメモリから読み出した前記サイズ単位の退避データから属性情報を分離して属性情報格納用バッファに格納し、前記退避データに含まれるユーザデータを退避データ格納領域に転送する構成である。 - 特許庁

To provide a FIFO (First In FIrst Out) memory control circuit for carrying out data transfer adequately between image processing systems with different source clocks, by preventing a change in specification of read-out and write-in clock frequencies, data erasure caused by overwrite in a wide range of clock frequencies or two time read-out, and making circuit appropriation possible easily.例文帳に追加

読み出しクロックと書き込みクロックの周波数の仕様変更、もしくは広いクロック周波数の範囲でデータの上書きによるデータの消失や同一データの２度読みを防止し、容易な回路流用を可能とし、ソースクロックの異なる画像処理システム間のデータ転送を良好に行なうＦＩＦＯメモリ制御回路を提供する。 - 特許庁

The transmission data read processing part 1-21 reads pieces of the transmission data in order of address at fixed cycle, the transmission data write processing part 1-12 is informed of transmission timing information about the transmission data, writes the transmission data in the address of reading timing of the memory by the transmission data read processing part 1-21 matched to transmission timing and adjusts the transmission timing.例文帳に追加

送信データリード処理部１−２１は、一定の周期で送信データをアドレス順に読み出し、送信データライト処理部１−１２は、送信データの送信タイミング情報の通知を受け、該送信タイミングに合致する、送信データリード処理部１−２１によるメモリの読み出しタイミングのアドレスに、該送信データを書き込み、送信タイミングを調整する。 - 特許庁

The initiator device can execute a RDMA action to the target device by direct read or write from or to the RDMA area, and executes a read from a confirmation area related to the RDMA area of the target device in a memory area of the first bus in order to obtain access confirmation information for a RDMA transaction.例文帳に追加

イニシエータデバイスは、ＲＤＭＡ領域から直接読み取り又は書き込むことによってターゲットデバイスに対してＲＤＭＡ動作を実行することができ、ＲＤＭＡトランザクションに関するアクセス確認情報を取得するには、第１バスのメモリ領域内のターゲットデバイスのＲＤＭＡ領域に関連する確認領域から読み取りを実行する。 - 特許庁

The semiconductor device comprises the memory circuit including: a plurality of dynamic memory cells arranged at respective crossed positions of bit lines and a plurality of word lines; row decoders connected to the plurality of word lines; and row address latch circuits latching read and write row addresses at a transition point of a clock signal and having operation to supply the addresses to the row decoders.例文帳に追加

ビット線及び複数のワード線のそれぞれの交差位置に設けた複数のダイナミックメモリセルと、前記複数のワード線に接続された行デコーダと、読取及び書込行アドレスをクロック信号の遷移点でラッチし、該アドレスを前記行デコーダに供給する働きがある行アドレスラッチ回路とを備えたメモリ回路から成る半導体装置である。 - 特許庁

As an element/configuration data transmission unit communication unit, a switching table including a configuration memory and a control is provided, a read/write position pointer 0101 is moved to a configuration memory location by the control section in response to the arrival of an event, a configuration word is transferred to an element to be configured, and re-configuration is implemented in real time.例文帳に追加

エレメント／コンフィギュレーションデータ送信ユニット間通信ユニットとして、コンフィギュレーションメモリ、制御部を有しているスイッチングテーブルが設けられ、該制御部により読み出し、書き込み位置ポインタをイベントの到来に応答してコンフィギュレーションメモリ場所に移動させて、コンフィギュレーション語をコンフィギュレーションすべきエレメントに伝送して、再コンフィギュレーションが実時間で実施される。 - 特許庁

A storage device comprises: a board disposed in a expansion slot directly installed on a motherboard; flash memory installed on the board; a connection interface which can be connected to a serial bus; a control unit which controls read-write of data of flash memory via the serial bus and the connection interface; and a power supply unit which acquires power required for the operation of the storage device from the outside.例文帳に追加

記憶装置であって、マザーボードに直接設けられた拡張スロットに配置されるボードと、ボードに設けられたフラッシュメモリと、シリアルバスに接続可能な接続インターフェースと、シリアルバスおよび接続インターフェースを介したフラッシュメモリのデータの読み書きを制御する制御部と、記憶装置の動作に必要な電力を外部から取得する電源部とを備える。 - 特許庁

The MP 267 stores information about the received data in the trace data storage memory 202 as trace data, and, once adaptability to the requirements for sending trace data is detected, issues a write command to the storage control system so that the trace data stored in the trace data storage memory 202 are read and sent to the storage control system 106A.例文帳に追加

ＭＰ２６７は、受信したデータに関する情報をトレースデータとしてトレースデータ格納メモリ２０２に格納し、トレースデータ送信条件に適合したことが検出されたならば、記憶制御システムにライトコマンドを発行し、トレースデータ格納メモリ２０２に格納されているトレースデータを読み出して記憶制御システム１０６Ａに送信する。 - 特許庁

The data determined in advance is outputted when data is not written in the address specified by the memory 1 by passing or not passing the data outputted (read) from the memory 1 for which the address is specified per bit constituting data in accordance with outputs of the write condition output parts 2 selected by the selector 3 by a plurality of gates 4.例文帳に追加

複数のゲート４により、アドレスが指定されてメモリ１より出力した（読み出した）データをセレクタ３により選択された書き込み状態出力部２の出力に応じてデータを構成するビット毎に通過させたり通過させないようにしてメモリ１の指定したアドレスにデータが書き込まれていないときには予め定めたデータを出力するようにする。 - 特許庁

Receiving a read command or a write command of a page and a corresponding page address, the page selection circuit selects a most recently given row designation command, the row address and plural memory cells which are isolated from each other within the page represented by the given page address in the memory cell group selected by the column designation command and column command at the same time.例文帳に追加

ページ選択回路は、ページ単位での読出しコマンドまたは書き込みコマンドと、対応するページアドレスとが与えられると、その直前に与えられた行指定コマンド、行アドレス、列指定コマンドおよび列コマンドにより選択されたメモリセル群の中で、与えられたページアドレスで示すページ内の互いに離隔された複数のメモリセルを、同時に選択する。 - 特許庁

The memory device provided with SDRAM is a memory device controlling SDRAM performing burst access based on burst length, a cycle number counter setting the number of times of burst access based on the burst length at the time of initialization at which the burst length is set is provided, burst cycles in a read/write cycle are performed by the number of times set in the cycle number counter.例文帳に追加

ＳＤＲＡＭを備えたメモリ装置は、バースト長に基づくバーストアクセスを行うＳＤＲＡＭを制御するメモリ装置であって、前記バースト長を設定する初期化時に、バースト長に基づくバーストアクセスの回数を設定するサイクル数カウンタを設け、リード／ライトサイクルにおけるバーストサイクルを該サイクル数カウンタに設定された回数だけ行うようにしたことである。 - 特許庁

The delay measurement information termination circuit 11a terminates the loopback timer value and a loopback delay amount from the data received from the opposite side, a delay measurement arithmetic section 13 calculates a transmission line delay time of its own system on the basis of the terminated values, ensures a buffering capacity of the elastic memory 12 equivalent to the delay time and carries out write/read control of the elastic memory 12.例文帳に追加

遅延測定情報終端回路１１ａは対向側から受信したデータの中から折返タイマ値、折返遅延量を終端し、その値を基に遅延測定演算部１３で自系の伝送路遅延時間を演算し、その遅延時間に相当するエラスティックメモリ１２のバッファリング容量を確保し、エラスティックメモリ１２の書込み、読出し制御を行う。 - 特許庁

During the shifting operation of a scan path in time from setting of a write value to the setting completion of a read value in a scan flip-flop for setting a value in a test target memory, a value for a refreshing operation is included in a value passed through a flip-flop for setting a value in a test target memory.例文帳に追加

テスト対象メモリに対し値を設定するスキャンフリップフロップに対し、書き込み値を設定し、その後の一連のシフト動作を介して、読み出し値の設定が完了するまでの間の、スキャンパスのシフト動作中に、テスト対象メモリに対し値を設定するフリップフロップを通過してゆく値に対して、リフレッシュ動作を行わせる値を含ませる。 - 特許庁

In the synchronous type DRAM having the multi-bank constitution, an inter-bank data copy control circuit 20 specifying optional one among plural memory banks BK0-BK3 as a source bank based on a command specifying an inter-bank data copy mode, and controlling so as to write the data read out from the source bank in at least remaining one memory bank is provided.例文帳に追加

マルチバンク構成を有する同期型ＤＲＡＭにおいて、バンク間データコピーモードを指定するコマンドに基づいて、複数のメモリバンクＢＫ0 〜ＢＫ3 のうちの任意の１つをソースバンクとして指定し、ソースバンクから読み出したデータを残りの少なくとも１つのメモリバンクに書き込むように制御するバンク間データコピー制御回路２０を具備する。 - 特許庁

The picture display controller 40 is provided with a CPU 11 which generates display data and its address, a display part 12 which enables multi-color display or multi-gradation display, a memory 14 which accumulates respective color plane information of the display part 12, and a display controlling part 13 which performs read/write control of the memory 14 and performs display control of the display part 12.例文帳に追加

この画像表示装置４０は、表示データとそのアドレスを生成するＣＰＵ１１と、多色表示又は多階調表示が可能な表示部１２と、この表示部１２の各カラープレーン情報を蓄積するメモリ１４と、このメモリ１４のリード／ライト制御、及び前記表示部１２の表示制御を行う表示制御部１３と、を備えて構成されている。 - 特許庁

The read and write of a nonvolatile memory 312 are performed by an engine controlling part 302, and the transmission of command and status is performed with the video controller 301 through specified communication line and signal, and a specified engine state is managed during an initial setting period to perform initial setting by reading the contents of the nonvolatile memory 312 after closing a door and turning on a power source.例文帳に追加

エンジン制御部３０２は、不揮発性メモリ３１２のリード／ライトを行い、ビデオ・コントローラ３０１と所定の通信回線および信号を介してコマンド／ステータスの伝達を行い、ドア・クローズおよび電源投入後に不揮発性メモリ３１２の内容を読み込み初期設定を行っている初期設定期間中は、特定のエンジン状態管理を行う。 - 特許庁

A data processing apparatus for securely performing write and read of data between a processor and a nonvolatile memory includes a bus conversion means for converting or decoding the bit array of the respective bid data of data or an address designation signal input via a bus configured of a plurality of signal lines from the processor or the nonvolatile memory, and for outputting the bit data to the nonvolatile memory or the processor.例文帳に追加

プロセッサと不揮発性メモリ間でデータの書き込みと読み出しをセキュアに行なうデータ処理装置において、前記プロセッサまたは前記不揮発性メモリから複数の信号線から成るバスを介して入力されたデータまたはアドレス指定信号の各ビットデータのビット配列を変換また復元し、前記不揮発性メモリまたは前記プロセッサに出力するバス変換手段を備えることを特徴とする。 - 特許庁

A data processing and video signal generating section 12 time-sequentially combines and disposes flash memory write data read from a flash write data holding section 11 into a valid video signal phase of a G signal and transmits this G signal, together with a B signal and an R signal, as still picture signals to a video signal processing apparatus 20 via a video signal output section 13 and a signal line 31.例文帳に追加

データ加工及び映像信号生成部１２は、Ｇ信号の有効映像信号区間にフラッシュ書込みデータ保持部１１から読み出したフラッシュメモリ書込みデータを時系列に合成して配置し、このＧ信号をＢ信号及びＲ信号と共に静止画信号として映像信号出力部１３及び信号線３１を介して映像信号処理装置２０へ送信する。 - 特許庁

An address controller 41 controls read and write addresses for a buffer memory 42 in accordance with a control signal so as to equally include an upper order byte being a code word including only a symbol with a low error rate, and a lower order byte being a code word including only a symbol with a high error rate.例文帳に追加

アドレスコントローラ４１は、制御信号に基づいて、バッファメモリ４２に対する読み出しアドレス又は書き込みアドレスを制御し、誤り率の低いシンボルのみを含む符号語である上位バイトと、誤り率の高いシンボルのみを含む符号語である下位バイトとが均等に含まれるようにする。 - 特許庁