「chip level」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

To improve the picture quality of a display panel by making light emission intensity between adjacent IC chips uniform while reproducing the level of the light emission driving current of a master chip with the output level of the light emission driving current of a slave chip at high accuracy.例文帳に追加

マスターチップの発光駆動電流レベルをスレーブチップの発光駆動電流出力レベルで高精度に再現し、隣接ＩＣチップ間での発光輝度を均一にし、ディスプレイパネルの画質を向上する。 - 特許庁

To obtain a semiconductor memory device which is capable of converting the level of main word drive signals without increase in chip size.例文帳に追加

チップサイズの増大を招くことなくメインワードドライブ信号のレベル変換を行うことができるようにする。 - 特許庁

To provide a method for manufacturing a wafer level chip size package for reducing the bending of a semiconductor wafer.例文帳に追加

半導体ウェーハの反りを低減することが可能なウェーハレベル・チップサイズ・パッケージの製造方法を提供する。 - 特許庁

To reduce a chip size of a layout so as to effectively utilize an empty area of a macro-block of a lower level hierarchy.例文帳に追加

下位階層のマクロブロックの空き領域を有効利用できるようにし、レイアウトのチップサイズの縮小化を図る。 - 特許庁

A detection section 19 detects importance level information stored in an RFID chip attached to each printed matter.例文帳に追加

検出部１９は印刷物に付されたＲＦＩＤチップに格納された重要度レベル情報を検出する。 - 特許庁

To surely detect the level of a sample, restrict costs and detect setting of a nozzle chip.例文帳に追加

確実に試料の液面検知を行えると共に、コストを抑えて、ノズルチップの装着検知も行えるようにする。 - 特許庁

To inspect the packaging of a semiconductor package easily and reliably, and to thin a chip size level.例文帳に追加

半導体パッケージにおける実装検査を容易且つ確実に行うと共にチップサイズレベルの薄型化を図ること。 - 特許庁

To provide a wafer level semiconductor package capable of sufficiently providing power required for a semiconductor chip.例文帳に追加

半導体チップで要求される電力を十分に提供し得るウエハーレベル半導体パッケージを提供する。 - 特許庁

To provide a structure which prevents occurrence of cracks in metal patterns when a wafer level chip scale package undergoes a thermal cycling test.例文帳に追加

ウェハレベルチップスケールパッケージの熱サイクリングテストの際、金属パターンへのクラック発生を防止する構造を提供する。 - 特許庁

To provide a memory system for ensuring the entire reliability and relaxing a defect level permitted for a single chip.例文帳に追加

全体の信頼性を確保しつつチップ単体に許容される不良率を緩和したメモリシステムを提供すること。 - 特許庁

To compensate a signal delay time in an off-chip driver circuit regardless of whether an output data of the off-chip driver circuit is "H" level or "L" level, when generating an internal clock in synchronization with an external clock and controlling a data output operation of the off-chip driver circuit by using the internal clock.例文帳に追加

外部クロックに同期して内部クロックを発生させ、この内部クロックを用いてオフチップドライバ回路におけるデータ出力動作を制御する際に、オフチップドライバ回路の出力データが“Ｈ”レベルと“Ｌ”レベルのどちらでもあっても、オフチップドライバ回路における信号遅延時間を補償する。 - 特許庁

To provide a ceramic green sheet for manufacturing a laminated chip electronic component such as a capacitor chip or an inductor chip in which the thickness between the layers of electrodes is reduced by absorbing the difference of the level of the electrodes and method of manufacturing the same.例文帳に追加

電極段差を吸収し、電極間の層間厚みを薄くすることができる、コンデンサチップまたはインダクタチップ等の積層チップ電子部品製造用のセラミックグリーンシートおよびその製造方法の提供。 - 特許庁

The wafer level package includes a stage, where a semiconductor wafer comprising a semiconductor chip 10 is formed, and a stage where a side barrel part 50 is formed on the side of the semiconductor chip 10.例文帳に追加

半導体チップ１０を有する半導体ウェーハを形成する段階と、各半導体チップ１０の側面に側面胴体部５０を形成する段階とを含む。 - 特許庁

Each chip 20, 40 is constituted in the form of a wafer-level chip-size package (WCSP) in which external terminals are arranged in plane by re-wiring from internal electrodes which are coated with the insulation.例文帳に追加

各チップ２０，４０は、外部端子が、絶縁被覆された内部電極から再配線により面配置されたウエハレベルのチップサイズパッケージ（ＷＣＳＰ）により構成されている。 - 特許庁

When the pressure inside the housing 5 reaches a prescribed level, the pressure inside the chip retreating mechanism 6 is lowered via the orifice, and both the housing 5 and the chip 13 shift in the right as shown in the figure.例文帳に追加

ハウジング５内が所定の圧力に達すると、オリフィスを介してチップ退避機構６内が減圧され、ハウジング５およびチップ１３が図中右方向へ移動する。 - 特許庁

To enable delay optimization conducted at a block level to get equivalent to that conducted at a chip level even if timing limitations are not properly allotted.例文帳に追加

タイミング制約の割り振りが適切でなくともブロックレベルの遅延最適化がチップレベルと同等の結果となる半導体集積回路の遅延最適化設計方法を得る。 - 特許庁

In a control circuit 20 such as a CPU, three control signals for a high impedance, a level H, and a level L are supplied from a three-state buffer 21 to an ON/OFF terminal on the IC chip 2.例文帳に追加

ＣＰＵなどの制御回路２０は、３ステートバッファ２１からハイインピーダンス、Ｈレベル、Ｌレベルの３つの制御信号をＩＣチップ２のオンオフ端子に供給する。 - 特許庁

To take an interface timing analysis that can prove that a correct timing analysis can be taken mainly at the chip microlevel, board level, or gate level of IC design.例文帳に追加

主にＩＣ設計のチップマクロレベルで、または、ボードレベルもしくはゲートレベルで、正しいタイミング解析を実行することが証明可能なインタフェースタイミング解析を実行する。 - 特許庁

To provide an output circuit capable of generating an output signal with a relatively high voltage level from a chip manufactured by a process in a relatively low voltage level.例文帳に追加

相対的に低い電圧レベルのプロセスにより製造されたチップから相対的に高い電圧レベルの出力信号を生成する出力回路を提供すること。 - 特許庁

A latch circuit 28 latches data outputted from a sense amplifier 27 by transition from a low level of the test chip enable signal Stce/to a high level, and outputs the latch data signal.例文帳に追加

ラッチ回路２８は、テストチップイネーブル信号Ｓｔｃｅ／のローレベルからハイレベルへの遷移でセンスアンプ２７から出力されるデータをラッチしてラッチデータ信号を出力する。 - 特許庁

To provide a level conversion circuit in which a chip size is reduced, and a delay time and a through current are small when a level of input signals is changed.例文帳に追加

チップサイズを縮小し、入力信号のレベルが変化するときの遅延時間及び貫通電流が小さいレベル変換回路を提供することを目的とする。 - 特許庁

A synchronous signal amplitude value abnormality detecting circuit 7 outputs proper range judging signals that show whether a synchronous signal amplitude value that is obtained by level difference between the pedestal level and the sink chip level is within a proper range.例文帳に追加

同期信号振幅値異常検出回路７は前記ペデスタルレベルと前記シンクチップレベルの差から得られる同期信号振幅値が適正範囲内か否かを示す適正範囲判定信号を出力する。 - 特許庁

To provide a gray level correction device by which gray level correction is performed to an output image of an imaging part in which a plurality of sensor chips are arranged in line by every sensor chip and memory capacity required for holding gray level correction data is reduced.例文帳に追加

複数のセンサチップを一列に配列した撮像部の出力画像をセンサチップ別に階調補正でき、かつ階調補正データの保持に要するメモリ容量を少なくできる階調補正装置を提供する。 - 特許庁

A blown-out protection circuit 16 monitors the power supply voltage level for a chip, and when the difference between the power supply voltage and a ground reference level becomes less than a threshold operating voltage level, resets the device, and operates so that the malfunction of the device can be prevented.例文帳に追加

ブラウンアウトプロテクション回路16は、チップの電源電圧レベルをモニターし、その差が所定の閾値動作電圧レベルよりも小さくなった場合に、デバイスをリセットして該デバイスの誤動作を防ぐように動作する。 - 特許庁

Further, an intermediate slice level generator 3 generates an intermediate value between the pedestal level and the sink chip level to output an intermediate new slice level when the proper range judging signals shows that the synchronous signal amplitude value is within the proper range, while outputting immediately previous intermediate slice level as the slice level of the synchronous signal separation circuit 2 when the synchronous signal amplitude value is not within the proper range.例文帳に追加

また、中間スライスレベル生成器３は前記シンクチップレベルとペデスタルレベルとの中間値を生成し、前記適正範囲判定信号が適正範囲内を示す場合には新たな中間スライスレベルを、適正範囲内にない場合には直前の中間スライスレベルを同期信号分離回路２のスライスレベルとして出力する。 - 特許庁

To provide a solid-state image pickup device in a wafer level chip size package type for identifying a first terminal easily.例文帳に追加

容易に１番端子の識別を行なうことができるウエハレベルチップサイズパッケージタイプの固体撮像装置を提供する。 - 特許庁

To provide an AC-driven light emitting diode operable by being connected to AC power at a single chip level.例文帳に追加

単一チップレベルにおいて交流電源に接続して動作可能な交流駆動型の発光ダイオードを提供する。 - 特許庁

METHOD FOR PROVIDING PERIPHERAL COMPONENT INTERCONNECTION (PCI)-COMPATIBLE TRANSACTION LEVEL PROTOCOL FOR SYSTEM ON CHIP (SOC)例文帳に追加

システム・オン・チップ（ＳｏＣ）用の周辺構成部分相互接続（ＰＣＩ）互換のトランザクション・レベル・プロトコルを提供する方法 - 特許庁

To normally recognize a sync chip level, even if a video containing a line longer than a single line of a standard signal is inputted.例文帳に追加

標準信号の１ラインよりも、長いラインを含む映像が入力されても、シンクチップレベルを正常に認識する。 - 特許庁

To provide a solid-state imaging device which includes an on-chip filter and can establish a high response to a low-level light.例文帳に追加

オンチップフィルタを備えて、低いレベルの光に対して高い応答を得ることができる固体撮像素子を提供する。 - 特許庁

To easily verity the restriction for burn-in examination of a wafer level in a design stage of a single chip.例文帳に追加

ウェハレベルのバーンイン検査を行なうための制約を単体チップの設計段階で容易に検証することを可能にする。 - 特許庁

To provide a solution for solving a yield problem in the manufacturing of a wafer level CSP(Chip Scale Package).例文帳に追加

ウエハレベルＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）製造における歩留まり問題解決方法を提供する。 - 特許庁

To find, at a chip level, a contact hole high-density portion on large area wiring where a wiring defect occurs.例文帳に追加

配線不良発生箇所である大面積配線上のコンタクトホール高密度部をチップレベルで発見することができる。 - 特許庁

To provide a voltage control system and a method for keeping a voltage level generated inside a semiconductor chip.例文帳に追加

半導体チップの内部で生成された電圧レベルを維持するための電圧制御システムおよび方法を提供すること。 - 特許庁

SEMICONDUCTOR WAFER, SEMICONDUCTOR ELEMENT USING THE SAME, WAFER LEVEL CHIP SIZE PACKAGE, AND METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT例文帳に追加

半導体ウェーハとそれを用いた半導体素子及びウェーハ・レベル・チップ・サイズ・パッケージ並びに半導体素子の製造方法 - 特許庁

To provide a multi-level shifter circuit for a flat-panel source driver, having a comparatively small chip size and consuming a small amount of current.例文帳に追加

チップ面積が比較的小さくかつ電流消耗も少ない平面パネルソースドライバのマルチレベルシフタ回路を提供する。 - 特許庁

An intermediate potential application means locally formed to part of the region on the chip outer circumferential part gives a prescribed level, which is a level between the level of an emitter electrode 10 and the level of a channel stopper electrode 12 to the intermediate potential electrode 20.例文帳に追加

中間電位電極２０には、チップ外周部上の一部の領域に局所的に形成された中間電位印加手段から、エミッタ電極１０の電位とチャネルストッパ電極１２の電位の間の電位である所定の中間電位が与えられる。 - 特許庁

When an inspection result of a previous step is included in the chip ID, level identification on a defective or acceptable chip can be carried out by only reading the chip ID and thus this can quickly cope with the defect-cause analysis, shipping by characteristics, or the like.例文帳に追加

チップＩＤに前工程の検査結果を含ませる事で、不良品や良品のレベル識別がチップＩＤの読み取りをおこなうだけで可能となり、不具合の原因解析や特性別の出荷などに迅速に対応できる。 - 特許庁

To obtain a semiconductor laser device capable of maintaining the height of a luminescence point in an LD chip from a reference level equally without deteriorating heat dissipation properties in a stem even if making the LD chip long and large.例文帳に追加

ＬＤチップが長大化しても、ステムの放熱性を低下させることなく基準面からのＬＤチップの発光点高さを同一に保つことができる半導体レーザ装置を得る。 - 特許庁

In the storing means, characteristic data in which the relationship between a current flowing the LED chip 1 and the optical output of the LED chip 1 is associated with an aging level is stored in advance.例文帳に追加

記憶手段には、ＬＥＤチップ１に流れる電流とＬＥＤチップ１の光出力との関係に経時変化レベルを対応付けた特性データが予め記憶されている。 - 特許庁

To provide an image sensor chip for a close contact image sensor which reduces the degree of gradation of an image that is caused by the clamp level variance for each image sensor chip linearly arranged.例文帳に追加

直線状に配列したイメージセンサチップ毎にクランプレベルが変動することによって発生する画像上の濃淡を低減した密着型イメージセンサ用イメージセンサチップを提供する。 - 特許庁

The chip 2 includes an output buffer 24 for sending a sending signal S_2→1 whose signal level coincides with the supply voltage VDD2 to the chip 1 via one bump in the connection bumps 3.例文帳に追加

チップ２は，信号レベルが電源電圧ＶＤＤ２に一致する送信信号Ｓ_２→１をチップ間接続バンプ３のうちの一のバンプを介してチップ１に送信する出力バッファ２４を含む。 - 特許庁

To provide a low-cost optical module which suppresses the stress applied to a PLC chip by heat deformation of a substrate or a mount to a low level and prevents the optical property degradation of the PLC chip.例文帳に追加

基板やマウントの熱変形によってＰＬＣチップにかかる応力を小さく抑え、ＰＬＣチップの光学特性劣化を防止する低コストの光モジュールを提供すること。 - 特許庁

Thus, the turn-over member 21 does not protrude above the level L for transferring the chip to avoid interference with other mechanisms, so that the chip mounting operation can be efficient.例文帳に追加

これにより、反転部材２１がチップ移載のための高さレベルＬの上方に突出して他機構と干渉することがなく、チップ搭載作業動作を効率化することができる。 - 特許庁

The wafer level burn-in device and the wafer level burn-in method have an electric load application apparatus 105 for distributing each chip on the semiconductor wafer 101 into at least two groups, and giving an electric load to the chip of each group asynchronously, thus screening the semiconductor chip.例文帳に追加

上記目的を達成するために、本発明のウエーハレベルバーンイン装置およびウエーハレベルバーンイン方法は、半導体ウエーハ１０１上の各チップを少なくとも２組のグループに分配し、各グループのチップへの電気的負荷を非同期で与える電気的負荷印加装置１０５を有し、半導体チップのスクリーニングを行う。 - 特許庁