「control array」に関連した英語例文の一覧と使い方(28ページ目) - Weblio英語例文検索

Control logic parts 34 and 35 are created within a range indicated by a dashed line at both the outsides of the circuit cell array, thus reducing the length of each electrode wiring.例文帳に追加

ドライバ回路部７に対し給電すべき電源電圧Ｖ_H 〜Ｖ_5 の電源配線３６〜４０は内側領域の出力電極８_1 〜８_N の周りに１巡回した閉ループ接続であり、互いにクロスしないので配線インピーダンスの均一化による表示コントラストのむらを抑制できる。 - 特許庁

To provide a photo sensor system provided with a photo sensor array consisting of photo sensors arranged in two-dimension that can reduce a time required for read processing of an object image and to provide a drive control method for the photo sensors in the photo sensor system.例文帳に追加

フォトセンサを２次元配列して構成されるフォトセンサアレイを備えたフォトセンサシステムにおいて、被写体画像の読み取り処理に要する時間を短縮することができるフォトセンサシステム及びそのフォトセンサシステムにおけるフォトセンサの駆動制御方法を提供する。 - 特許庁

By an electronic circuit electrically connected to a memory array which is composed of a plurality of memory cells, voltages are applied to a selection gate for constituting the memory cell, a memory gate, a well, a source and a drain to control operation such as the writing, erasing, application of an alleviation pulse, and verification.例文帳に追加

複数のメモリセルから構成されたメモリアレイに対して電気的に接続された電子回路が、メモリセルを構成する選択ゲート、メモリゲート、ウェル、ソース、およびドレインに電圧を印加し、書込み、消去、緩和パルス印加、ベリファイなどの動作の制御を行う。 - 特許庁

When a disk array control part 2 receives a write instruction, an address computation part 11 computes the final address of the instruction and a comparison part 13 compares the final address of the current instruction with the value of a count part 12 where the maximum final address among instructions processed in the past is written.例文帳に追加

ディスクアレイ制御部２で書き込み命令を受けた際に、アドレス計算部１１で命令の最終アドレスを計算し、現命令の最終アドレスと過去に処理した命令の最大最終アドレスを書き込んであるカウント部１２の値を比較部１３で比較する。 - 特許庁

When data transfer to a correct disk device 20 is executed, ID used for generating the data assurance code by the disk array control part 10 is matched with the unique ID 25 of the disk device 20 which executes the check of the data assurance code, and write data are written to the disk.例文帳に追加

正しいディスク装置２０に転送が行われていれば、ディスクアレイ制御部１０でデータ保証コード生成に使用したＩＤとデータ保証コードチェックを実施するディスク装置２０の固有ＩＤ２５が一致するため、書き込みデータはディスクに書き込まれる。 - 特許庁

An optical writing device for imaging a light beam outputted from each element 22 on an object to be exposed via a lens array by on/off control of a large number of optical shutter elements corresponding to a pixel arranged in two rows in the main scanning direction X based on image data, is provided.例文帳に追加

主走査方向Ｘに２列に並設された１画素に対応する多数の光シャッタ素子２２を画像データに基づいてオン、オフ制御し、各素子２２から出射される光ビームをレンズアレイを介して被露光体上に結像させる光書込み装置。 - 特許庁

When a printing operation task 62 receives a printing request REQ1 of a page in a condition that a print waiting array 72 is empty, the printing operation task 62 waits for transmission of a printing request REQ1A to a printing control task 66 until a predetermined delay time period has elapsed.例文帳に追加

印刷処理タスク６２は、印刷待ち列７２が空の状態で、あるページの印刷要求ＲＥＱ１を受信した場合には、所定の遅延時間経過するまで印刷要求ＲＥＱ１Ａを印刷制御タスク６６に送信するのを待つようにする。 - 特許庁

The biometric authentication device 1 includes a light source 10, a detection section 11, a microlens array 12, a shade section 13, an imaging element 14, an image processing section 15, a pattern-holding section 16, an authentication section 17, a light source drive section 181, an imaging element drive section 182, and control section 19.例文帳に追加

生体認証装置１は、光源１０と、検知部１１と、マイクロレンズアレイ１２と、遮光部１３と、撮像素子１４と、画像処理部１５と、パターン保持部１６と、認証部１７と、光源駆動部１８１と、撮像素子駆動部１８２と、制御部１９とを備える。 - 特許庁

The light source device includes a laser chip 100 being a surface emission laser array, a package member 120 for mounting the laser chip 100 thereon, a parallel flat plate 12, a coupling lens, a first opening plate, a first holding member 51, a second holding member, a monitor optical system, a light-receiving element and a light source control device.例文帳に追加

面発光レーザアレイであるレーザチップ１００、該レーザチップ１００が搭載されるパッケージ部材１２０、平行平板１２、カップリングレンズ、第１開口板、第１保持部材５１、第２保持部材、モニタ光学系、受光素子及び光源制御装置を有している。 - 特許庁

A first circuit block (word driver group, WDBK) which drives the plurality of word lines is disposed between a second circuit block (phase change type chain cell control circuit, PCCCTL) which drives the first or the second gate lines and the plurality of memory cell groups (memory cell array, MA).例文帳に追加

そして、複数のワード線を駆動する第一の回路ブロック（ワードドライバ群ＷＤＢＫ）は、第一乃至第二のゲート線を駆動する第二の回路ブロック（相変化型チェインセル制御回路ＰＣＣＣＴＬ）と、複数のメモリセル群（メモリセルアレーＭＡ）との間に配置される。 - 特許庁

While the control signal C1 from the section 5 is outputted, the supply of the prescribed second signal to the array 3 can be delayed and the influence on the operating state of the first operation by the state transition in the second operation can be eliminated.例文帳に追加

モード制御部５からの制御信号Ｃ１を出力しながら、記憶セルアレイ３への所定第２信号の供給を遅延させることができ、第２動作における状態遷移による第１動作の動作状態への影響を排除することができる。 - 特許庁

The non-volatile semiconductor storage device is provided with at least the memory cell array composed of a plurality of element separation areas 16, a plurality of element areas 12 surrounded on the element separation area 16, a plurality of floating gate electrodes 18, and a control gate electrode 22.例文帳に追加

複数の素子分離領域１６と、素子分離領域１６に囲まれた複数の素子領域１２と、複数の浮遊ゲート電極１８と、制御ゲート電極２２と、から構成されたメモリセルアレイを少なくとも具備する不揮発性半導体記憶装置である。 - 特許庁

When a row active command ACT-CMD is inputted externally, an internal clock control circuit 28 activates a signal int.CKE, an external clock signal and ext.CLK is supplied to an internal memory array as the signal int.CLK in accordance with this activation.例文帳に追加

外部からロウアクティブコマンドＡＣＴ＿ＣＭＤが入力されると内部クロック制御回路２８は信号ｉｎｔ．ＣＫＥを活性化させ、この活性化に応じて外部クロック信号ｅｘｔ．ＣＬＫが内部のメモリアレイに対して信号ｉｎｔ．ＣＬＫとして供給される。 - 特許庁

An LED array controlling part 34 for driving and controlling an LED print head 7 is composed of a characteristic data storing part 35, a driving electric current correcting data operating part 39, an image signal processing part 42, a control signal generating part 43 and an image data correcting and operating part 44.例文帳に追加

ＬＥＤプリントヘッド７をを駆動制御するＬＥＤアレイ制御部３４は、特性データ記憶部３５、駆動電流補正データ演算部３９、画像信号処理部４２、制御信号生成部４３、画像データ補正演算部４４により構成されている。 - 特許庁

The sensing speed is increased via a gate voltage control circuit of the shared MOS transistor connecting a sense amplifier and a memory cell array by considering the noise at sensing, lowering the shared MOS transistor gate voltage (SHR) in two steps and reducing the amplified bit line capacity.例文帳に追加

センスアンプとメモリセルアレイを接続するシェアードＭＯＳトランジスタ・ゲート電圧制御回路により、センス時にノイズを考慮した上で、シェアードＭＯＳトランジスタ・ゲート電圧（ＳＨＲ）を２段階で下げ、増幅するビット線容量を低減することで、センス速度を高速化する。 - 特許庁

A control system electrically divides the phased array antenna in the direction of elevation during transmission and sets one of the divided antenna for horizontal polarization transmission and the other for vertical polarization transmission, while setting the antenna for the simultaneous reception of the two polarized waves of the horizontal polarized wave and the vertical one.例文帳に追加

制御系が、送信時に前記フェーズドアレイアンテナをエレベーション方向に電気的に分割して、その一方を水平偏波送信、残りを垂直偏波送信に設定し、受信時に水平偏波と垂直偏波の２偏波同時受信に設定する。 - 特許庁

A transmission signal adjustment part 303 adjusts a transmission complex signal SS2 based on the adjustment value α in order to control the directivity of the transmission of the array antenna and to correct the distortion of the transmission signal output from the amplifier 307 simultaneously.例文帳に追加

送信信号調整部３０３は、調整値αに基づいて送信複素信号ＳＳ２を調整することによって、アレイアンテナの送信の指向性の制御と増幅部３０７から出力される送信信号の歪みを補正する処理とを同時に行う。 - 特許庁

A reference voltage generating circuit generates reference voltage VREFS corresponding to a reference value of memory cell array voltage of this semiconductor memory in accordance with an electric resistance value RS adjusted finely responding to the tuning control signals TSa1-TSa4.例文帳に追加

基準電圧発生回路は、チューニング制御信号ＴＳａ１〜ＴＳａ４に応答して微調整される電気抵抗値ＲＳに応じて、本発明に従う半導体記憶装置のメモリアレイ電圧の基準値に相当する基準電圧ＶＲＥＦＳを生成する。 - 特許庁

The flash of the address of the address array 25 is performed on the basis of the address transmitted from the flash address arrays 24, 34, and the flash processing is terminated when a cache control circuit 23 receives END signals from both of the master unit 2 and the slave unit 3.例文帳に追加

フラッシュアドレスアレイ２４，３４から送出されたアドレスを基にアドレスアレイ２５の該当アドレスのフラッシュを行い、キャッシュ制御回路２３がマスタユニット２とスレーブユニット３との両方からのＥＮＤ信号を受信していた場合にフラッシュ処理を終了する。 - 特許庁

A memory cell array comprises: a charge storage film formed on a channel region through a gate insulating film; and a plurality of memory strings being arranged and comprising memory cells that include control gates formed on the charge storage film through an inter-gate insulating film and are series-connected.例文帳に追加

メモリセルアレイは、チャネル領域上にゲート絶縁膜を介して形成された電荷蓄積膜と、その電荷蓄積膜上にゲート間絶縁膜を介して形成された制御ゲートとを備えたメモリセルを直列接続してなるメモリストリングを複数配列してなる。 - 特許庁

A radio wave arrival direction detection device has an excitation element A0; six non-excitation elements A1-A6; an electronic control waveguide array antenna device 100; a wireless receiver 4; a radio wave arrival direction detection computer 20; and a reactance value controller 10.例文帳に追加

電波到来方向探知装置は、励振素子Ａ０と、６個の非励振素子Ａ１乃至Ａ６とを備えて構成され、電子制御導波器アレーアンテナ装置１００と、無線受信機４と、電波到来方向探知コンピュータ２０と、リアクタンス値コントローラ１０とを備える。 - 特許庁

An input control part 30 restricts the number of data input from the storage part to a first computing unit group, which constitutes a computing unit array of m rows and n columns where m and n are integers satisfying expressions 2≤m≤x and 2≤n≤y, to a first setting number.例文帳に追加

入力制御部３０は、記憶部から、演算器アレイを構成するｍ（ｍは整数であり、２≦ｍ≦ｘ）段×ｎ（ｎは整数であり、２≦ｎ≦ｙ）列の第１演算器群に対して入力されるデータの数を所定の第１設定数に制限する。 - 特許庁

Additionally, the level control signals /CS[0] and /CS[1] are set to L and H levels, respectively, for setting only the potential of the power supply line VM[1] lower than the power supply potential VDD, thus reducing the power consumption when read operation is made in the memory cell array 110A.例文帳に追加

また、レベル制御信号／ＣＳ［０］，／ＣＳ［１］をそれぞれＬレベル，Ｈレベルに設定して電源線ＶＭ［１］の電位のみ電源電位ＶＤＤより低くすることにより、メモリセルアレイ１１０Ａの読出し動作時における消費電力を低減することができる。 - 特許庁

The selected word line voltage control circuit 200, when applying the potential difference to the selected memory cells MC, adjusts the voltage based on the positions in the memory cell array 100 of the one or more selected memory cells MC and the number of the one or more selected memory cells MC on which an operation is simultaneously executed.例文帳に追加

選択ワード線電圧制御回路２００は、選択メモリセルＭＣに電位差をかける際に、選択メモリセルＭＣのメモリセルアレイ１００内の位置及び同時に動作を実行する選択メモリセルＭＣの個数に基づいて電圧を調整する。 - 特許庁

The RAID (Redundant Array of Inexpensive Disks) control unit performs load management by the number of accesses to disk units to be accessed when the number of the controller module taking charge of the RAID group is one, after the controller module receiving connection indication of the logic unit and taking charge of a logic unit is changed (S24).例文帳に追加

論理ユニットの連結指示を受け論理ユニットを担当するコントローラモジュールが変更されたのち、ＲＡＩＤグループを担当するコントローラモジュールが１台のときには、アクセス対象のディスク装置に対してアクセス数による負荷管理を行う（Ｓ２４）。 - 特許庁

The semiconductor memory device 1 is provided with: a memory cell array 2; a sense amplifier section 3; a column decoder 4; an address buffer 5a; an address buffer 5b; a row decoder 6; a control circuit 7; an input buffer circuit 8; an output buffer circuit 9; a power regeneration circuit 10; and a voltage step-down circuit 12.例文帳に追加

半導体記憶装置１には、メモリセルアレイ２、センスアンプ部３、列デコーダ４、アドレスバッファ５ａ、アドレスバッファ５ｂ、行デコーダ６、制御回路７、入力バッファ回路８、出力バッファ回路９、電力回生回路１０、及び降圧回路１２が設けられている。 - 特許庁

The control part executes printing by using at least nozzle arrays which belong to the first nozzle array group and receive supply of the ink from storage containers where decrease of the ink remaining amount is not detected while decrease of the ink remaining amount is detected in any of the storage containers.例文帳に追加

制御部は、いずれかの収容容器でインク残量減が検知された状態で、第１のノズル列グループに属し、インク残量減が検知されていない収容容器からインクの供給を受けるノズル列を少なくとも使用して、印刷の実行を行う。 - 特許庁

To inexpensively provide an HDLC control circuit realizing support of an HDLC bit synchronous system in a network terminal by using an existing LSI (gate array) performing a two layer processing for supporting an HDLC octet synchronous system.例文帳に追加

ネットワーク終端装置におけるＨＤＬＣ制御回路に関するものであり、ＨＤＬＣオクテット同期方式をサポートするレイヤ２処理を行う既存のＬＳＩ（ゲートアレイ）を用い、ＨＤＬＣビット同期方式のサポートを可能とする回路を低コストで実現する。 - 特許庁

When none of the delay clock signals from the forward delay array is synchronized with the reference clock signal, a synchronous range control circuit allows the delay monitor circuit to adjust delay time of each clock signal transmitted to the clock driver to be the same.例文帳に追加

同期範囲制御回路は前記正方向遅延アレイの遅延クロック信号のうちいずれも前記基準クロック信号と同期されない時に、前記遅延モニタ回路に、そして前記クロックドライバに各々伝達されるクロック信号各々の遅延時間を同一に調節する。 - 特許庁

Moreover, the array is connected to (a) N lines of optical fibers for receiving N pieces of input optical signals (that is, input optical channel), and (b) M lines of optical fibers providing M pieces of output optical paths (that is, output optical channels) and (c) a control element.例文帳に追加

アレイは、（ａ）Ｎ個の入力光信号を受信するためのＮ個の光ファイバ（即ち、入力光チャネル）、および（ｂ）Ｍ個の出力光信号パスを提供するＭ個の光ファイバ（即ち、出力光チャネル）、および（ｃ）制御エレメントに結合されている。 - 特許庁

The nonvolatile semiconductor storage device has a memory cell array area formed by arraying a plurality of memory cells 100 having first and second MONOS memory cells 108A and 108B controlled by a word gate and a control gate in first and second directions A and B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

A forward delay array delays output clock signals from the delay monitor circuit sequentially in the forward to generate delay clock signals, and a mirror control circuit detects a delay clock signal synchronized with the reference clock signal from the delay clock signals.例文帳に追加

正方向遅延アレイは前記遅延モニタ回路の出力クロック信号を正方向に順次に遅延させて遅延クロック信号を発生し、ミラー制御回路は前記遅延クロック信号のうち、前記基準クロック信号と同期された遅延クロック信号を検出する。 - 特許庁

The multilayer capacitor array 1 achieves the high ESR because terminal conductors 4 to which internal electrodes 7 in capacitance sections 12 are connected in parallel are connected in series through the internal electrodes 7 in ESR control sections 11 to external electrodes 3.例文帳に追加

積層コンデンサアレイ１では、静電容量部１２における内部電極７が並列接続された端子導体４が、ＥＳＲ制御部１１における内部電極７を介して外部電極３に直列に接続されているので、高ＥＳＲを実現できる。 - 特許庁

When a document is mounted and the start of read is indicated, facsimile equipment turns on an LED array by an LED illumination control part to read a white standard plate and collect shading correction data, and detects whether or not there is an abnormal pixel according to the shading correction data.例文帳に追加

ファクシミリ装置は、原稿が載置されて読取開始の指示が行われると、ＬＥＤ点灯制御部に、ＬＥＤアレイを点灯させて、白基準板を読み取らせ、シェーディング補正データを採取して、シェーディング補正データに基づいて異常画素の有無を検出する。 - 特許庁

When an active command for activating the specific row(line) of the memory cell array 22 is impressed, a control signal ϕ1 is validated after fixed delay equivalent to a time rRCD until a read command is impressed, and generated in each cycle of the clock CLK.例文帳に追加

制御信号φ１はメモリセルアレイ２２の特定のロウを活性化させるアクティブコマンドが印加された場合に、リードコマンドが印加されるまでの時間ｔＲＣＤに相当する固定遅延ののちに有効化され、以後はクロックＣＬＫのサイクル毎に生成される。 - 特許庁

Every 8 pieces of PCI slots are arranged under the control of the PCI buses, and three types of interfaces such as core I/O cards 13 and 16, VGA 14 and 17 being the output interface of BIOS for operating the environment setting of a basic system and FC 15 and 18 with a disk array are mounted.例文帳に追加

PCIバスの配下には、各々８個のPCIスロットがあり、コアＩ／Ｏカード１３及び１６と、基本的なシステムの環境設定を行うBIOSの出力インターフェースであるVGA１４及び１７と、ディスクアレイとのFC１５及び１８といった３種のインターフェースを実装されている。 - 特許庁

At a main computing block control unit 65, the bus connections are switched from the orthogonal transform memories, according to the data bit widths, and a data array is adjusted by using a 64-bit buffer (68) to transfer pairs of even-numbered data and odd-numbered data between the memories and a main computing block.例文帳に追加

主演算ブロック側制御部（６５）において、これらの直交変換メモリから、データビット幅に応じてバス接続を切換え、またデータ配列を６４ビットバッファ（６８）を用いて調整して、偶数データおよび奇数データの組を、主演算ブロックとの間で転送する。 - 特許庁

Accordingly, it is possible to minimize the distances of wirings 21-2 and 21-4 from the input/output control circuit 20 to the pads 13 and 16 and to make the distances of the wirings 21-2 and 21-4 equal and thus to minimize the read time of the memory cell array 17.例文帳に追加

そのため、入出力制御回路２０からパッド１３及び１６までの配線２１−２，２１−４の距離を最短、且つ、配線２１−２と２１−４の距離を同距離にすることができ、メモリセルアレイ１７の読み出し時間を最短にすることができる。 - 特許庁

A control part 150 controls a display information generation circuit 161 to array selectable characters two-dimensionally character by character and display only a character string including a character to select and one character string relating to and crossing the character string.例文帳に追加

制御部１５０は、表示情報生成回路１６１を制御し、選択可能な１文字ずつの文字を２次元に配列し、選択するようにされている文字を含む文字列と、この文字列に関連し、当該文字列と交差する１つの文字列とだけを表示する。 - 特許庁

When control light 25 is made incident on the optical switch thin film 18, the parallel signal light beams 26 having passed through the respective mask patterns are transmitted and converted into parallel signals and each of them is detected by an optical detector out of an optical detector array 24 corresponding to the mask pattern.例文帳に追加

光スイッチ薄膜１８では、制御光２５が入射されると、各マスクパターンを透過した平行信号光２６を透過すると共にパラレル信号に変換し、光検出器列２４の当該マスクパターンに対応する光検出器により各々検出される。 - 特許庁

A non-volatile semiconductor memory has a memory cell array region in which a plurality of memory cells 100 having first and second MONO memory cells 108A, 108B controlled by a word gate and a control gate are arranged in the first and second directions A, B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートとコントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有するメモリセル１００を、第１，第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

The method for establishing a reference in an optical touch input system includes steps of: turning on a light emission section of the infrared sensor module; sensing light quantity by a sensor array of the infrared sensor module; analyzing the sensed light quantity by a touch control unit to search an impulse (light quantity peak); and setting a pixel (address or sensor) of the sensor array at which the impulse is generated as a reference point.例文帳に追加

本発明の光学式タッチ入力装置のレファレンス設定方法は、赤外線センサモジュールの発光部をオン（on）させる段階と；前記赤外線センサモジュールのセンサアレイが光量をセンシングする段階と；前記センシングされた光量をタッチ制御部で分析し、インパルス（光量ピーク）を探す段階と；及び、前記インパルスが発生されたセンサアレイのピクセル（番地又はセンサ）をレファレンスポイントとして設定する段階と；を含むことを特徴とする。 - 特許庁

The printer 1 has an LED array 105 constituted by arranging a plurality of light emitting elements and a head control section 55 controlling the drive of LED elements so as to form a latent image corresponding one pixel by four adjacent LED elements of the LED elements constituting the LED array 105 and controlling the drive of the LED elements such that the drive energies of the four LED elements becomes respectively different drive energies.例文帳に追加

プリンタ１は、複数の発光素子を配列して構成されるＬＥＤアレイ１０５と、ＬＥＤアレイ１０５を形成するＬＥＤ素子のうち、隣接する４個のＬＥＤ素子により１画素に対応する潜像画像を形成する様にＬＥＤ素子の駆動を制御すると共に、４個のＬＥＤ素子の駆動エネルギーがそれぞれ異なる駆動エネルギーとなる様にＬＥＤ素子の駆動を制御するヘッド制御部５５とを備える。 - 特許庁

The semiconductor memory device is provided with a memory cell array MA in which memory cells MC in which diodes Di and variable resistance elements VR are connected in series respectively are arranged at cross parts of a plurality of bit lines BL and a plurality of word lines, and a control circuit for driving selectively the bit line Bl and the word line WL.例文帳に追加

半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとが直列接続されたメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線の交差部に配置されたメモリセルアレイＭＡと、ビット線ＢＬ及びワード線ＷＬを選択駆動する制御回路とを備える。 - 特許庁

An active disabling circuit by a diode 228 and a passive disabling circuit by an inductor 232 connected in parallel to a capacitor 226 via a pair of antiparallel diodes 234, 234' are arranged in plural receiving coils 220 to 380 forming a phased array, and the active disabling circuit is controlled by a bias control means 120.例文帳に追加

フェーズドアレイをなす複数の受信コイル２２０〜３８０に、ダイオード２２８によるアクティブディスエーブル回路と、１対の逆並列ダイオード２３４，２３４’を介してキャパシタ２２６に並列接続したインダクタ２３２によるパッシブディスエーブル回路を設け、アクティブディスエーブル回路をバイアス制御手段１２０で制御する。 - 特許庁