「first memory」に関連した英語例文の一覧と使い方(39ページ目) - Weblio英語例文検索

Further, the magnetic random access memory includes a second selection transistor including the first diffusion region and a third diffusion region which are formed in the active region 12, and first wiring electrically connected to the first pinned layer.例文帳に追加

さらに、アクティブ領域１２に形成された前記第１の拡散領域及び第３の拡散領域を有する第２の選択トランジスタと、固定層に電気的に接続された第１の配線とを備える。 - 特許庁

A memory cell of this SRAM includes a first and a second access MOS transistors Q5, Q6, a first and a second driver MOS transistors Q1, Q2 and a first and a second load MOS transistors Q3, Q4.例文帳に追加

本発明に係るＳＲＡＭのメモリセルは、第１と第２アクセスＭＯＳトランジスタＱ５，Ｑ６と、第１と第２ドライバＭＯＳトランジスタＱ１，Ｑ２と、第１と第２ロードＭＯＳトランジスタＱ３，Ｑ４とを含む。 - 特許庁

The main storage transmits first and second copy requests including copy data obtained by copying the host data to the first and second sub storages, to store the copy data in the first and second sub memory areas.例文帳に追加

また、正記憶装置は、ホストデータのコピーであるコピーデータをそれぞれ含む第１及び第２コピー要求を第１及び第２副記憶装置にそれぞれ送信して第１及び第２副記憶領域にコピーデータを格納させる。 - 特許庁

A first processor downloads a program for each radio system as necessary from a first memory 2 to first and second memories 6, 11, thereby enabling second and third processors 5, 10 to correspond to each of radio systems.例文帳に追加

第１のプロセッサが第１のメモリ２から無線システム毎のプログラムを第１および第２のメモリ６，１１に適宜にロードすることで、第２および第３のプロセッサ５，１０が各無線システムのそれぞれに対応可能とする。 - 特許庁

The semiconductor memory includes: first and second read/write amplifier; a first bit line group connected selectively to the first read/write amplifier; and a second bit line group connected selectively to the second read/write amplifier.例文帳に追加

半導体メモリは、第１および第２のリード／ライトアンプと、該第１のリード／ライトアンプに選択的に接続される第１のビット線群と、第２のリード／ライトアンプに選択的に接続される第２のビット線群とを備える。 - 特許庁

A sound source LSI 20 reads the first and the second waveforms from the memory 14 and synthesizes them by repeatedly reading the first waveforms and successively reads plural kinds of the second waveforms, The first waveforms are the basis of stationary natural sound.例文帳に追加

音源ＬＳＩ２０は、波形メモリ１４から第１波形と第２波形を読み出して合成するが、第１波形に関しては繰り返し読み出し、第２波形に関しては複数種類を順次読み出す。 - 特許庁

The semiconductor memory device comprises a control electrode 34, first and second impurity diffusion regions 24a and 24b, first and second resistance change portions 22a and 22b, and first and second charge accumulation portions 40a and 40b.例文帳に追加

制御電極３４と、第１及び第２不純物拡散領域２４ａ及び２４ｂと、第１及び第２抵抗変化部２２ａ及び２２ｂと、第１及び第２電荷蓄積部４０ａ及び４０ｂとを備えている。 - 特許庁

The static memory comprises first and second driving transistors 2 and 4, and a first organic EL element 1 and a second organic EL element 3 are connected to the first and second driving transistors 2 and 3 respectively.例文帳に追加

第１および第２の駆動トランジスタ２，４によりスタティックメモリを形成し、この第１および第２の駆動トランジスタ２，３にそれぞれ第１の有機ＥＬ素子１と、第２の有機ＥＬ素子３をそれぞれ接続する。 - 特許庁

The waveform-measuring device improved in this invention, which is equipped with at least one channel of measurement part for outputting the measured waveform of the measurement object, for storing the waveform from the measurement object in a first memory, and for displaying the waveform of the first memory on the display or storing in the memory means.例文帳に追加

本発明は、被測定波形を測定した波形データを出力する測定部を少なくとも１チャネル有し、測定部からの波形データを第１のメモリに格納し、第１のメモリの波形データを表示部に波形表示したり記憶手段に保存する波形測定装置に改良を加えたものである。 - 特許庁

When the second memory is inactive, on the basis of a leak current control signal from the leak current control circuit, a threshold voltage of the MOS transistor constituting the first memory is set as the second voltage, and a threshold voltage of the MOS transistor constituting the second memory is set as the first voltage .例文帳に追加

前記第２のメモリのインアクティブ状態において、前記リーク電流制御回路からのリーク電流制御信号に基づき、前記第１のメモリを構成するＭＯＳトランジスタの閾値電圧を前記第２の電圧とし、前記第２のメモリを構成するＭＯＳトランジスタの閾値電圧を前記第１の電圧とする。 - 特許庁

Out of the first data to M-th data constituting the M value data, the M-th data are held by the memory element in an erasure state before write-in operation is performed for the memory element, in the first data, the physical burdens applied to the memory elements for writing are the largest out of the M-th value data.例文帳に追加

Ｍ値のデータを構成する第１データ〜第Ｍデータのうち、第Ｍデータは、記憶素子に対して書き込み動作が行われる以前の消去状態において記憶素子が保持するデータであり、第１データは、Ｍ値のデータのうちで最も書き込みのために記憶素子に与える物理的負担が大きいデータである。 - 特許庁

The nonvolatile memory includes; a first memory area (35) for storing first correction data (37) to initialize the characteristics of the analog circuits in response to the application of power; and a second memory area (36) for storing second correction data (38) providing an offset to the characteristics of the analog circuits by of instructing from the central processing unit after initializing the characteristics.例文帳に追加

不揮発性メモリは、電源投入に応答してアナログ回路の特性を初期化する第１補正データ（３７）を格納する第１メモリ領域（３５）と、特性初期化後に中央処理装置の命令実行によってアナログ回路の特性にオフセットを与える第２補正データ（３８）を格納する第２メモリ領域（３６）とを含む。 - 特許庁

The memory card (20) includes at least one three-divided contact pad group consisting of first and second contact pads (202a, 202b, 205a and 205b) arranged in a width direction of the memory card and third contact pads (202 and 205) disposed behind the first and second contact pads in a length direction of the memory card.例文帳に追加

メモリカード（２０）は、メモリカードの幅方向に並置された第１及び第２のコンタクトパッド（２０２ａ、２０２ｂ、２０５ａ、２０５ｂ）と、メモリカードの長さ方向において第１及び第２のコンタクトパッドの後方に配置された第３のコンタクトパッド（２０２、２０５）とからなる３分割コンタクトパッド群を少なくとも１組含む。 - 特許庁

The nonvolatile memory includes: a plurality of memory transistors in series; and two select transistors provided at each end of the plurality of memory transistors in series, wherein source/drain and channel regions therebetween are of a first type, and channels regions of each of the two select transistors are of the first type.例文帳に追加

本発明の不揮発性メモリは、直列に連結された複数個のメモリトランジスタと、前記直列に連結された複数個のメモリトランジスタの両端にある二つの選択トランジスタを含み、前記メモリトランジスタの間のソース／ドレイン及びチャネル領域は第１型であり、前記二つの選択トランジスタのチャネル領域は第１型である。 - 特許庁

The nonvolatile semiconductor memory device according to an embodiment includes: a memory cell MC-sel that consists of a variable resistive element VR and a capacitor CP which are connected in series between first and second conductive wires WL1 and BL1; and control circuits 2 and 3 which apply the first or second voltage pulse to the memory cell MC-sel.例文帳に追加

実施形態に係わる不揮発性半導体記憶装置は、第１及び第２の導電線ＷＬ１，ＢＬ１間に直列接続される可変抵抗素子ＶＲ及びキャパシタＣＰから構成されるメモリセルＭＣ−ｓｅｌと、メモリセルＭＣ−ｓｅｌに第１又は第２の電圧パルスを印加する制御回路２，３とを備える。 - 特許庁

The memory control circuit receives a first access request from the external interface part to the data memory and a second access request from the computing cell to the data memory, and an access response control procedure for answering to the first and second access requests is varied according to the configuration information.例文帳に追加

メモリ制御回路は前記外部インタフェース部から前記データメモリへの第１のアクセス要求及び前記演算セルから前記データメモリへの第２のアクセス要求を受け付け可能であり、第１のアクセス要求と第２のアクセス要求に応答するアクセス応答制御手順は構成情報に基づいて可変可能とされる。 - 特許庁

When the total reservation memory count designation command is received without receiving the first or second starter prize winning designation command, it works the total reservation memory display part 18c to make a display which enables the specification of the reservation memory counts in a special mode (blue circle) different from the first and second modes.例文帳に追加

また、第１始動入賞指定コマンドまたは第２始動入賞指定コマンドを受信せずに合算保留記憶数指定コマンドを受信したときに、合算保留記憶表示部１８ｃに、第１の態様および第２の態様とは異なる特別態様（青色丸印）で保留記憶数を特定可能な表示を行わせる。 - 特許庁

In a circuit 12, a memory 6 is connected to a bus 8 to be accessed from a bidirectional bus 8, an MEPG decoder 4 is connected to the bus 8 to read encoding and decoding data of the memory and an encoded data output part is arranged, which is connected to the bus along a first path 16, by which reading is performed from the memory data of a first picture.例文帳に追加

回路１２のメモリ６は、両方向バス８からアクセスされるように、またＭＰＥＧデコーダ４は、メモリの符号化及び復号化データを読み出すようにバス８に接続され、第１の画像のメモリデータから読み出すことができる第１のパス１６に沿ってバスに接続された符号化されたデータの出力部を有する。 - 特許庁

When a memory horizontal selection circuit 6 does not generate a selection pulse of a horizontal line at a first row, a memory horizontal selection pulse disappearance detection circuit 23 detects the disappearance of the selection pulse, generates a forced reset pulse and resets the memory horizontal selection circuit 6, and generates the selection pulse of the horizontal line at the first row.例文帳に追加

メモリ横選択回路６が１行目の横の並びの選択パルスを発生しない時には、メモリ横選択パルス消滅検出回路２３がその選択パルスの消滅を検出して強制リセットパルスを発生してメモリ横選択回路６をリセットし、１行目の横の並びの選択パルスを発生させる。 - 特許庁

In a case where the installed state of the memory device installed to a card reader by a user is continued after the end of printing processing of the first data read from the memory card through the card reader, predetermined encrypting processing is executed to the first data, and then evacuated and saved in an external memory with specified key information.例文帳に追加

カードリーダを介してメモリカードから読み出される第１のデータが印刷処理を終了した後、ユーザがカードリーダにメモリデバイスを装着したままの状態が継続した場合は、第１のデータに対して所定の暗号化処理を実行した後、外部メモリに特定のキー情報とともに退避格納する。 - 特許庁

The communication apparatus enabling data communication utilizing at least two channels comprises a memory controller 303 for storing first and second data received by first and second communication units 101, 102 in a memory 20, respectively; and a reproducer 30 for reading and reproducing data stored in the memory 20.例文帳に追加

少なくとも２つの通信路を利用したデータ通信が可能な通信装置に対して、第１及び第２通信部１０１・１０２で受信した第１及び第２データをそれぞれ記憶部２０に記憶させる記憶制御部３０３と、記憶部２０に記憶されているデータを読み出して再生する再生部３０とを備える。 - 特許庁

Similarly, a memory vertical selection circuit 5 does not generate a selection pulse of a vertical line at the first row, a memory vertical selection pulse disappearance detection circuit 22 detects the disappearance of the selection pulse, generates a forced reset pulse and resets the memory vertical selection circuit 5, and generates the selection pulse of the vertical line at the first row.例文帳に追加

同様に、メモリ縦選択回路５が１行目の縦の並びの選択パルスを発生しない時には、メモリ縦選択パルス消滅検出回路２２がその選択パルスの消滅を検出して強制リセットパルスを発生してメモリ縦選択回路５をリセットし、１行目の縦の並びの選択パルスを発生させる。 - 特許庁

A mask ROM (memory) 30 includes a first memory cell 10 constructed of a first capacitor 11 having an SiN film 5 with a permittivity of ε_1, and a second memory cell 20 constructed of a second capacitor 21 having a SBT film 4 with a permittivity of ε_2 higher than the permittivity of ε_1 of the SiN film 5.例文帳に追加

マスクＲＯＭ（メモリ）３０は、誘電率ε_１を有するＳｉＮ膜５を含む第１キャパシタ１１により構成された第１メモリセル１０と、ＳｉＮ膜５の誘電率ε_１よりも大きい誘電率ε_２を有するＳＢＴ膜４を含む第２キャパシタ２１により構成された第２メモリセル２０とを備えている。 - 特許庁

In order to calculate a product of a matrix and a vector, an element matrix in which non-zero elements of a matrix are arrayed and an arrangement matrix indicating the positions of the non-zero elements of the matrix are stored in a system memory, a first partial vector is stored in a first local memory, and a second partial vector is stored in a second local memory.例文帳に追加

このシステムは、行列およびベクトルの積を算出するために、システムメモリに、行列の非ゼロ要素を配列した要素行列、および、行列の非ゼロ要素の位置を示す配置行列を記憶し、第１局所メモリに第１部分ベクトルを記憶し、第２局所メモリに第２部分ベクトルを記憶する。 - 特許庁

When the total reservation memory count directive command is received without the reception of the first and second starter prize winning directive commands, the total reservation memory display part 18c is made to conduct a display that enables the specification of the reservation memory counts in a special mode (encircled in blue) different from the first and second modes.例文帳に追加

また、第１始動入賞指定コマンドまたは第２始動入賞指定コマンドを受信せずに合算保留記憶数指定コマンドを受信したときに、合算保留記憶表示部１８ｃに、第１の態様および第２の態様とは異なる特別態様（青色丸印）で保留記憶数を特定可能な表示を行わせる。 - 特許庁

A source terminal of a first nonvolatile memory element 21 is connected to a first power source line 16, a source terminal of a second nonvolatile memory element 22 is connected to a second power source line 17, drain terminals of the nonvolatile memory elements 21, 22 are connected mutually, and a data output terminal 24 is provided at its connection path 23.例文帳に追加

第１の不揮発性メモリ素子２１のソース端子を第１の電源線１６に、第２の不揮発性メモリ素子２２のソース端子を第２の電源線１７にそれぞれ接続し、その各不揮発性メモリ素子２１，２２のドレイン端子同士を接続して、その接続経路２３にデータ出力端子２４を設ける。 - 特許庁

The method includes applying a constant current through the memory cell string, measuring a first voltage across the memory cell string, applying a sense current across the MRAM cell, measuring a second voltage across the memory cell string, and determining whether the first voltage differs from the second voltage.例文帳に追加

この方法は、メモリセルストリングに定電流を加えるステップと、メモリセルストリング両端の第１の電圧を測定するステップと、ＭＲＡＭセルを通る線にセンス電流を加えるステップと、メモリセルストリング両端の第２の電圧を測定するステップと、第１の電圧が第２の電圧と異なるか否かを判定するステップとを含む。 - 特許庁

A control unit 20 stores a data unit input finally among a plurality of data units constituting one reception unit in a memory cell with a first address in a memory array 2, and stores a data unit input previous to the data unit finally input in another memory cell with a second address different from the first address.例文帳に追加

制御部２０は、１受信単位を構成する複数のデータユニットのうち、最後に入力されたデータユニットをメモリアレイ２内の第１のアドレスのメモリセルに格納し、最後に入力されたデータユニットに先行して入力されたデータユニットをメモリアレイ内の、第１のアドレスとは別の第２のアドレスのメモリセルに格納する。 - 特許庁

In a first control unit 26a, when a memory controller 56a records the event in a first memory 57a, if a recording error detector 58a detects any record errors of the memory 57a, a communication control part 51a instructs a communication control part 51b of a second control unit 26b connected with a network 15 to record the event.例文帳に追加

第１の制御装置２６ａは、メモリ制御部５６ａがイベントを第１のメモリ５７ａに記録するときに、記録エラー検出部５８ａがメモリ５７ａの記録エラーを検出した場合は、通信制御部５１ａが、ネットワーク１５に接続された第２の制御装置２６ｂの通信制御部５１ｂにイベントの記録を指示する。 - 特許庁

Also, the new memory card 10B can be inserted into the second card slot 4B, however the insertion of the new memory card 10B into the first card slot 2A is inhibited since the width WhB of the main body board 20 of the new memory card 10B is larger than the width W2A of a second opening 6004 of the first card slot 2A.例文帳に追加

また、新メモリカード１０Ｂは、第２のカードスロット４Ｂには挿入できるが、新メモリカード１０Ｂの本体板部２０の幅ＷｈＢが第１のカードスロット２Ａの第２の開口部６００４の幅Ｗ２Ａよりも大きいので、新メモリカード１０Ｂの第１のカードスロット２Ａへの挿入が阻止される。 - 特許庁

The amplifier circuit is controlled by control circuitry in the nonvolatile memory device so that each sense amplifier circuit sources a first current level during the pre-charge cycle of a memory read operation, and a second current level being greater than the first current level during the memory cell sense operation.例文帳に追加

本センスアンプ回路は、非揮発性メモリ装置における制御回路によって制御され、従って各センスアンプ回路はメモリ読取動作のプレチャージサイクル期間中に第一電流レベルを供給し、且つメモリセル検知動作期間中に第一電流レベルよりもより大きな第二電流レベルを供給する。 - 特許庁

A test method comprises writing a first data signal which is an input data signal representing a first logical level in each of memory banks in series, and simultaneously writing a second data signal which is an input data signal representing a second logical level in each of the memory banks.例文帳に追加

テスト方法は、第１の論理レベルを示す入力データ信号である第１データ信号を各メモリバンクに順番に書き込み、第２の論理レベルを示す入力データ信号である第２データ信号を各メモリバンクに同時に書き込む。 - 特許庁

An information processor specifies a free space allocated to none of processes within a shared memory 103A when a first OS 300 that controls a first process 310 requesting allocation of the shared memory 103A has no virtual storage functions.例文帳に追加

共有メモリ１０３Ａの割り当てを要求した第１のプロセス３１０を制御する第１のＯＳ３００が仮想記憶機能を有しない場合に、共有メモリ１０３Ａ内でどのプロセスにも割り当てられていない空き領域を特定する。 - 特許庁

To provide a system for normally unmounting a memory, and thereafter cutting communication with a first external device, when receiving a processing request from a second external device in a state that the first external device is mounted with the memory connected to an information processor.例文帳に追加

情報処理装置に接続されたメモリを第１の外部装置がマウントしている状態で第２の外部装置から処理要求を受けた場合、正常にメモリをアンマウントした上で第１の外部装置との通信を切断する仕組みを提供する。 - 特許庁

Methods and apparatuses for comparing a first security domain of a first memory page of a physical device to a second security domain of a second memory page of the physical device, with a plurality of security domains being stored in one or more registers of a processor of the physical device are included.例文帳に追加

物理デバイスの第一のメモリページの第一のセキュリティドメインから該物理デバイスの第二のメモリページの第二のセキュリティドメインを、物理デバイスのプロセッサの一以上のレジスタに保存される複数のセキュリティドメインと比較する方法および装置を含む。 - 特許庁

This semiconductor device 1 is provided with a CPU 2 for selectively adopting a first state in which an instruction is read from the first region of a memory 3 so as to be executed and a second state in which an instruction is read from the second region of the memory so as to be executed.例文帳に追加

半導体装置（１）は、メモリ（３）の第１領域から命令を読み込んで実行可能な第１状態と前記メモリの第２領域から命令を読み込んで実行可能な第２状態とを選択的に採り得るＣＰＵ（２）を有する。 - 特許庁

One of a pair of the first write line drivers connected to both ends of at least one of first write lines is located outside the upper end or the lower end of the memory cell array, while the other is located outside the left end or the right end of the memory cell array.例文帳に追加

少なくとも１つの第１書き込み線の両端に接続された１対の第１書き込み線ドライバの一方はメモリセルアレイの上端外側または下端外側に位置し、他方はメモリセルアレイの左端外側または右端外側に位置する。 - 特許庁

A memory system 1 includes a nonvolatile memory having a first storage area 22 and a second storage area 21, and a controller 12 for raising error correction capability higher than the first storage area 22 when writing into the second storage area 21.例文帳に追加

メモリシステム１は、第１の記憶領域２２と第２の記憶領域２１とを有する不揮発性メモリと、第２の記憶領域２１への書き込み時に、第１の記憶領域２２よりもエラー訂正能力を高くするコントローラ１２とを含む。 - 特許庁

A decoder requests the memory read of decompressed data necessary for the decompression of the first command stored in the cache 104, and decodes the first command based on the decompressed data, and requests the memory write of the decompressed data acquired by decoding.例文帳に追加

デコーダは、キャッシュ104に格納された第一のコマンドの伸長に必要な既に伸長済みのデータのメモリ読出を要求し、伸長済みのデータに基づき第一のコマンドを復号し、復号によって得た伸長データのメモリ書込を要求する。 - 特許庁

The second storage area is not affected by breakage of the nonvolatile memory chips belonging to the first storage area, nor the first storage area by breakage of the nonvolatile memory chips belonging to the second storage area.例文帳に追加

上記第１格納領域に属する不揮発性メモリチップの破損によって上記第２格納領域は影響されないし、上記第２格納領域に属する不揮発性メモリチップの破損によって上記第１格納領域は影響されない。 - 特許庁

The non-volatile memory device of the present invention includes first and second impurity diffusion regions formed on a semiconductor substrate and a memory cell formed over a channel region between the first and second impurity diffusion regions of the semiconductor substrate.例文帳に追加

本発明の不揮発性メモリ素子は、半導体基板に形成された第１及び第２不純物拡散領域、前記第１及び第２不純物拡散領域の間の半導体基板のチャンネル領域上に形成されたメモリセルを含む。 - 特許庁

The data storage deletion processing circuit 25 creates a recording signal for selectively recording first type data or second type data selected by the menu selection key 14 and the data storage deletion key 17 into a first data memory 23 or a second data memory 24.例文帳に追加

データ保存消去処理回路２５は、メニュー選択ボタン１４とデータ保存消去ボタン１７とにより選択される第１種データ又は第２種データを選択的に第１データメモリ２３又は第２データメモリ２４に記録する記録信号を生成する。 - 特許庁

An interface circuit 4 is used for controlling access from a first CPU 1 and a second CPU 2 to a memory 3 and enables execution of simultaneous read/write access fro the first CPU 1 and the second CPU 2 to the memory 3.例文帳に追加

インターフェース回路４は、第１のＣＰＵ１および第２のＣＰＵ２からのメモリ３へのアクセスを制御するための回路であり、第１のＣＰＵ１および第２のＣＰＵ２からメモリ３に同時にリード・ライトアクセスを実行することを可能とする。 - 特許庁

A data processing system, which is provided with; a storage device provided with a cache memory having a first and second regions and a disk device which stores the data of the cache memory; and a computer executing a first and second programs, is operated as follows.例文帳に追加

第１の領域と第２の領域とを有するキャッシュメモリとキャッシュメモリのデータを格納するディスク装置とを備えたストレージ装置と、第１のプログラムと第２のプログラムを実行する計算機とを備えたデータ処理システムを以下のように動作させる。 - 特許庁

When a game ball enters a first start hole at the time t15 during ready-to-win effect, the Pachinko game machine stores reserve memory information of the game ball which has entered the first start hole, and performs a prior determination based on the reserve memory information.例文帳に追加

リーチ演出中の時期ｔ１５で、第１始動口に遊技球が入賞すると、ぱちんこ遊技機は第１始動口に入賞した遊技球の保留記憶情報を記憶し、この保留記憶情報に基づき事前判定をおこなう。 - 特許庁