「gate terminals」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

The substrate also has a DC/DC part 6 which generates VCOM voltage and VEEG voltage, a gate driver IC2 which supplies the VEEG voltage to the gate line 18, and input/output terminals 41, 39 for the LCD which input and output the VEEG voltage.例文帳に追加

またＶＣＯＭ電圧及びＶＥＥＧ電圧を生成するＤＣ／ＤＣ部６と、ＶＥＥＧ電圧をゲート配線１８に供給するゲートドライバＩＣ２と、ＶＥＥＧ電圧を入出力するＬＣＤ用入出力端子４１、３９を備えている。 - 特許庁

The organic thin film transistor is constituted which has three terminals of a gate electrode, a source electrode and a drain electrode, and an insulator layer and an organic semiconductor layer provided at least on a substrate, and controls a source-drain current by applying a voltage to the gate electrode.例文帳に追加

少なくとも基板上にゲート電極、ソース電極及びドレイン電極の３端子、絶縁体層並びに有機半導体層が設けられ、ソース−ドレイン間電流をゲート電極に電圧を印加することによって制御する有機薄膜トランジスタ。 - 特許庁

In a synchronous rectification step-down converter, a semiconductor switch QP is formed by connecting drains and sources of n transistors Qp1 to Qpn and a board in common and connecting divided gate terminals with a P-channel MOSFET gate drive circuit 1 independently.例文帳に追加

同期整流型の降圧コンバータの半導体スイッチＱPは、ｎ個のトランジスタＱp1〜Ｑpnのドレーン、ソース、及び基板が共通に接続され、分割された各ゲート端子はそれぞれ独立してＰｃｈＭ０ＳＦＥＴゲート駆動回路１に接続されている。 - 特許庁

When a plurality of terminals 502, 503 based on H.323 connected to a communication network (an Internet channel 504, a public channel 505) route a gate keeper 507 to conduct communication in compliance with the H.323 connection protocol, the gate keeper 507 records information sent/received at exchange of the terminal capabilities conducted between the terminals 502 and 503.例文帳に追加

通信ネットワーク網（インターネット回線５０４、公衆回線５０５）に接続された複数のＨ．３２３準拠端末５０２、５０３間でゲートキーパ５０７をルーティングして、Ｈ．３２３接続手順により通信を行う場合に、ゲートキーパ５０７が端末５０２、５０３間で行われる端末能力交換時に送受される情報を記録する。 - 特許庁

A gate control circuit 1a has a control signal terminal INCNT, a first power supply terminal IG11, and a second power supply terminal IG12 as input terminals and has a first output terminal OG11 and a second output terminal OG12 as output terminals.例文帳に追加

１ａは、コントロール信号端子ＩＮＣＮＴ及び第１の電源入力端子ＩＧ１１及び第２の電源入力端子ＩＧ１２とを入力とし、第１の出力端子ＯＧ１１及び第２の出力端子ＯＧ１２とを出力とするゲート制御回路である。 - 特許庁

Level of a current flowing from the constant current circuit (6) to the inverter circuit (4) is adjusted by connecting the bade terminals or gate terminals of the first transistor (8_1) and second transistor (8_2) with each other and with the adjusting resistor (5a) thereby altering the output current value from the adjusting resistor (5a).例文帳に追加

第１のトランジスタ(8_1)と第２のトランジスタ(8_2)の各ベース端子又はゲート端子とを互いに且つ調整抵抗(5a)とに接続し、調整抵抗(5a)の出力電流値を変更することにより、定電流回路(6)からインバータ回路(4)に流れる電流のレベルを調整する。 - 特許庁

This driving circuit of a semiconductor switch element 22 constituted of (n) channel MOSFET 22a and 22b whose gate terminals and whose source terminals are commonly connected to each other is provided with a light emitting element 11, and photoelectric element 21 optically coupled with the light emitting element 11 for generating a photovoltaic power.例文帳に追加

ゲート端子同士およびソース端子同士がそれぞれ共通接続されたｎチャネルＭＯＳＦＥＴ２２ａ，２２ｂからなる半導体スイッチ素子２２の駆動回路であって、発光素子１１と、発光素子１１に光結合され光起電力を発生する光電素子２１とを備える。 - 特許庁

The control unit 4 performs generation of the pulse light P from the pulse light source 2 and raising of a potential difference between both terminals of the MCP respectively cyclically and opens the gate of the photoelectric plane within a period for raising the potential difference between both the terminals after the generation of the pulse light P.例文帳に追加

制御部４は、パルス光源２からのパルス光Ｐの発生およびＭＣＰの両端電位差の立ち上げをそれぞれ周期的に行うとともに、パルス光Ｐの発生後であって両端電位差の立ち上げ期間内に光電面のゲートを開放する。 - 特許庁

The mobile packet communication system is provided with mobile communication terminals 1, 2 contained in a mobile packet network, subscriber switch stations 22, 23 that manage in-zone areas 11, 12 of the mobile communication terminals 1, 2, and a gate relay switch station 21 connected to the other network.例文帳に追加

移動体パケット網内に収容される複数の移動通信端末１，２と、移動通信端末１，２及び移動通信端末１，２の在圏エリア１１，１２を管理する加入者交換局２２，２３と、他網に接続される関門中継交換局２１とを備える。 - 特許庁

A gate electrode GE and a source electrode are formed on a second surface opposite to the first surface of the semiconductor chip 3, and metal plate terminals 6G, 6S are joined to the gate electrode GE and the source electrode SE via connection materials 5b, 5c.例文帳に追加

この半導体チップ３の第１面の反対面である第２面にはゲート電極ＧＥおよびソース電極が形成されており、そのゲート電極ＧＥおよびソース電極ＳＥには接続材５ｂ，５ｃを介して金属板端子６Ｇ，６Ｓが接合されている。 - 特許庁

A differential amplifier 2 includes nMOS transistors M_3, M_4 whose source terminals are connected together, an output signal V_d12 of the multiplier core 1 is given to a gate terminal of the nMOS transistor M_3, and a gate terminal of the nMOS transistor M_4 is connected to ground in terms of AC.例文帳に追加

差動アンプ２はソース端子が互いに接続されたｎＭＯＳトランジスタＭ_3，Ｍ_4を有しており、ｎＭＯＳトランジスタＭ_3のゲート端子には逓倍器コア１の出力信号Ｖ_d12が入力され、ｎＭＯＳトランジスタＭ_4のゲート端子は交流的に接地されている。 - 特許庁

The substrate has dummy input/output terminals 42, 44 for the driver IC to input and output the VCOM voltage on the gate driver IC2, with these elements connected by a dummy through line 15.例文帳に追加

そしてゲートドライバＩＣ２上にＶＣＯＭ電圧を入出力するドライバＩＣ用ダミー入出力端子４２、４４を備え、これらがダミースルー配線１５により接続されている。 - 特許庁

An input interface circuit 10 is provided with a P-type MOS transistor P15 connected to the gate terminals of P-type MOS transistors P11 and P12 in a differential comparator circuit DCC.例文帳に追加

入力インターフェース回路１０は、差動比較回路ＤＣＣのＰ型のＭＯＳトランジスタＰ１１及びＰ１２のゲート端子に接続する、Ｐ型のＭＯＳトランジスタＰ１５を備えている。 - 特許庁

A composite semiconductor device 20 has first and second main terminals 11 and 12, a main control terminal 13, a main MOSFET 14, a sub MOSFET 15, and a gate resistor 16.例文帳に追加

複合半導体装置２０は、第１及び第２の主端子１１，１２と、主制御端子１３と、主ＭＯＳＦＥＴ１４と、副ＭＯＳＦＥＴ１５と、ゲート抵抗１６とを有する。 - 特許庁

The other connection terminal 8 of the TCP7 is electrically connected to substrate terminals 10, 12 of gate and source substrates 9, 11 via an anisotropic conductive adhesive tape 13.例文帳に追加

ＴＣＰ７の他端の連結端子８は、異方性導電接着テープ１３を介して、ゲート基板９およびソース基板１１の基板端子１０、１２と電気的に接続されている。 - 特許庁

A ground voltage 0 V is applied to the underside power supply terminals of a first inverter 12 and a second inverter 14 which supply gate signals G1, G2 to respective switches M1-M4.例文帳に追加

各スイッチＭ１〜Ｍ４にゲート信号Ｇ１、Ｇ２を供給する第１インバータ１２および第２インバータ１４それぞれの下側電源端子には、接地電圧０Ｖが印加される。 - 特許庁

The reference voltages Vref1 and Vref2 are applied to gate terminals of the variable capacitance elements 121, 122, 141, and 142 of the C-coupling type variable capacitance circuits 120 and 140, respectively.例文帳に追加

Ｃ結型可変容量回路１２０及び１４０の可変容量素子１２１、１２２、１４１及び１４２のゲート端子には、基準電位Ｖｒｅｆ１及びＶｒｅｆ２がそれぞれ印加される。 - 特許庁

Besides, the gate control circuit 60 turns off the power MOS transistor 10, receiving a voltage of zero or above which is generated between the terminals of the resistance element 20 with the anode terminal A considered as the potential basis.例文帳に追加

またゲート制御回路６０は、抵抗素子２０の端子間に陽極端子Ａを電位基準として発生した零以上の電圧を受けてパワーＭＯＳトランジスタ１０をオフする。 - 特許庁

Gate inputting is conducted while probes are contacted to all terminals in order to secure a turned on condition that is same as an actual operating condition and driving signals that are capable of line scanning can be inputted.例文帳に追加

ゲート入力は、実際の動作と同一の点灯状態を確保するため、全端子にプローブを接触させて行い、ラインスキャンが可能な駆動信号を入力できる。 - 特許庁

In the liquid crystal panel of which the gate signal input inspection pad 42 to supply a gate signal for inspection is mounted either on the upper edge or on the lower edge of the panel, a plurality of common input terminals 51 are equipped on the upper edge or on the lower edge of the panel corresponding to the one edge on which the gate signal input inspection pad 42 is mounted.例文帳に追加

検査用のゲート信号を与えるためのゲート信号入力検査パッド４２がパネルの上側端もしくは下側端のいずれか一方に設けられている液晶パネルにおいて、ゲート信号入力検査パッド４２が設けられている一側端に対応して、パネルの上側端もしくは下側端に複数のコモン入力端子５１を備える。 - 特許庁

The main MOSFET 1a and the sub-MOSFET 3a are interconnected at their source terminals s and gate terminals g, the external diodes 5 are interconnected at the same polarity as that of the body diode 2a, and the main MOSFET 1a and the sub-MOSFET 3a are simultaneously switch-controlled by a drive circuit 6a.例文帳に追加

主及び従ＭＯＳＦＥＴ１ａ，３ａはソース端子ｓ同士、ゲート端子ｇ同士が接続され、ボディダイオード２ａと同極性に外付けダイオード５が接続されるとともに、駆動回路６ａにより主及び従ＭＯＳＦＥＴ１ａ，３ａが同時にスイッチング制御される。 - 特許庁

The semiconductor device has transmitting switches 10, 20 having a plurality of FET connected in series between input terminals Tx1, Tx2 connected to a transmitter and terminals At1, At2 connected to a common connection point; the gate of each FET being connected to a transmitting drive circuit.例文帳に追加

本発明は、送信部と接続される入力端子Ｔｘ１、Ｔｘ２と、共通接続部と接続される端子Ａｔ１、Ａｔ２との間に複数のＦＥＴが直列に接続され、各ＦＥＴのゲートが送信用駆動回路に接続される送信用スイッチ１０、２０を有する。 - 特許庁

A gate driver mounting substrate 1 provided in the display device comprises: terminals (CSVtypeA1' to CSVtypeA4') for supplying auxiliary capacitor drive signals to respective auxiliary capacitor lines; and terminals (OG1 to OG272) for supplying scanning line drive signals to respective scanning lines.例文帳に追加

表示装置に備えられるゲートドライバ実装基板１は、補助容量駆動信号を各補助容量配線に供給するための端子「ＣＳＶｔｙｐｅＡ１´」〜「ＣＳＶｔｙｐｅＡ４´」と、走査線駆動信号を各走査線に供給するための端子「ＯＧ１」〜「ＯＧ２７２」を備える。 - 特許庁

The device has receiving switches 30, 40 having a plurality of FET connected in series between input terminals Rx1, Rx2 connected to a transmitter and terminals Ar1, Ar2 connected to a common connection point; the gate of each FET being connected to a receiving drive circuit.例文帳に追加

また、受信部と接続される出力端子Ｒｘ１、Ｒｘ２と、共通接続部と接続される端子Ａｒ１、Ａｒ２との間に複数のＦＥＴが直列に接続され、各ＦＥＴのゲートが受信用駆動回路に接続される受信用スイッチ３０、４０を有する。 - 特許庁

Detection of the leak current is enabled by adding high impedance loads to the gate electrode of the transistor, the input terminal of the logical gate circuit and the open/close control terminal of the switching circuit and fixing the potential of each of the electrodes/terminals to potential between a power supply voltage and a ground voltage.例文帳に追加

トランジスタのゲート電極・論理ゲート回路の入力端子・スイッチ回路の開閉制御端子にハイインピーダンス負荷を付加し、それぞれの電極・端子の電位を電源電圧からグランド電圧の間の電位に固定することにより、リーク電流の検出を可能にする。 - 特許庁

The switching element T5 is connected to the power supply terminal 1 at the gate, connected to the power supply terminal 2 at the source, connected to the gate of the transistors T6 and T7 at the drain, not conducted when the size relation of the power supply voltages supplied to the power supply terminals 1 and 2 is normal and conducted when it is abnormal.例文帳に追加

スイッチング素子Ｔ５は、ゲートが電源端子１に接続され、ソースが電源端子２に接続され、ドレインがトランジスタＴ６、Ｔ７のゲートと接続され、電源端子１、２に与えられる電源電圧の大小関係が正常な場合には非導通となり、異常な場合には導通する。 - 特許庁

One of the terminals is connected with gate electrodes of respective FETs 111-118 and 121 to 128, and the other terminal is provided with a plurality of gate bias resistances 131 to 138, and 141 to 148 in which control voltages 171 and 172 for switching an on-state and an off-state of the switching unit are impressed.例文帳に追加

また、一方の端子が各ＦＥＴ１１１〜１１８及び１２１〜１２８のゲート電極に接続され、他方の端子にスイッチ部をオン状態とオフ状態とに切り替える制御電圧１７１及び１７２が印加される複数のゲートバイアス抵抗１３１〜１３８、１４１〜１４８を設ける。 - 特許庁

Thus, the values of the pulse voltages inputted to the gate terminals of the FET 4 and the FET 5 can be turned to the different values at both, and even when the ones of the same gate threshold voltage are used for instance, the FET 4 and the FET 5 are operated at the respectively independent timings.例文帳に追加

これにより、ＦＥＴ４およびＦＥＴ５のゲート端子に入力されるパルス電圧の値を双方で異なる値にすることが可能となり、例えば、ゲートスレッショルド電圧が同一のものを使用したとしてもＦＥＴ４およびＦＥＴ５をそれぞれ独立したタイミングで動作させることができる。 - 特許庁

When the sensitivity of a change in a drain current to a change in gate potential is reduced, the prescribed current value can be outputted even when currents from almost all output terminals are changed.例文帳に追加

また、ゲート電位の変化に対するドレイン電流の変化の感度を小さくすることで、大多数の出力端子の電流が変化した際でも、所定の電流値が出力できるようにした。 - 特許庁

A single ferrite core 10, provided with three terminal insertion holes 16, 17 and 18 into which the respective terminals 13, 14 and 15 of the gate, the drain and the source of a MOSFET 4 are inserted, is attached to the MOSFET.例文帳に追加

ＭＯＳＦＥＴ４のゲート、ドレイン、ソースの各端子１３、１４、１５が挿通される３つの端子挿通孔１６、１７、１８を有する単一のフェライトコア１０をＭＯＳＦＥＴに装着する。 - 特許庁

In the motor control circuit 10 for the mirror arrangement, resistors 38, 40 and capacitors 40, 46 of timer circuits 34, 36 and gate and source terminals of MOSFETs 22, 24 are all connected in parallel to zener diodes 28, 30.例文帳に追加

ミラー装置用モータ制御回路１０では、タイマ回路３４，３６の抵抗３８，４４及びコンデンサ４０，４６、ＭＯＳＦＥＴ２２，２４のゲート・ソース端子は、共にツェナーダイオード２８，３０に並列接続されている。 - 特許庁

The MOSFETs 4, 5 are connected in inverse series by connecting gate electrodes 4a, 5a and source electrodes 4b, 5b to both terminals of the light receiving element 3, respectively, and connecting the source electrodes 4b, 5b with each other.例文帳に追加

ＭＯＳＦＥＴ４，５は、ゲート電極４ａ，５ａ及びソース電極４ｂ，５ｂが各々受光素子３の両端に接続され且つソース電極４ｂ，５ｂ同士が接続されて逆直列接続される。 - 特許庁

The AND gate 103 calculates the logical product of signals to be applied from the plurality of reset input terminals 101, and outputs it as a reset signal to initialize a sequential circuit in the processor 100.例文帳に追加

ＡＮＤゲート１０３は、複数のリセット入力端子１０１から与えられる信号の論理積をとり、プロセッサ１００内の順序回路を初期化するリセット信号として出力する。 - 特許庁

Respective resistors including the resistor R2 divide a pulse voltage outputted from a horizontal drive circuit 3 so as to input the pulse voltages of different values to the gate terminals of an FET(field effect transistor) 4 and the FET 5.例文帳に追加

抵抗器Ｒ２を含む各抵抗器は、ＦＥＴ４およびＦＥＴ５のゲート端子に異なる値のパルス電圧が入力されるように水平ドライブ回路３から出力されたパルス電圧を分割する。 - 特許庁

In the semiconductor switch element, a drain terminal is connected commonly to one side of terminals of the magnetic resistance elements R22a, R22b, a source terminal is connected to ground, and a gate terminal is connected to a word line WL2.例文帳に追加

半導体スイッチ素子は、ドレイン端子が磁気抵抗素子Ｒ２２ａ、Ｒ２２ｂの一方の端子に共通に接続され、ソース端子が接地され、ゲート端子がワード線ＷＬ２に接続されている。 - 特許庁

Besides, the gate switch intercepting the incoming signal is turned to passage when the disappearance of the noise is confirmed, the communication of all subscriber terminals is normalized, and thus the communication failure is restored automatically.例文帳に追加

また、雑音の消滅が確認できた場合には、上り信号を遮断したゲートスイッチを通過とし、すべての加入者端末の通信を正常化し通信障害を自動復旧させるものである。 - 特許庁

Output terminals of a photoelectric conversion element connected to the photoelectric conversion device is connected to a drain terminal and a gate terminal of a MOS transistor which is diode-connected, and a voltage Vout generated at the gate terminal of the MOS transistor in response to a current Ip generated in the photoelectric conversion element is detected.例文帳に追加

光電変換装置に接続された光電変換素子の出力端子を、ダイオード接続したＭＯＳトランジスタのドレイン端子、及びゲート端子に接続し、光電変換素子に発生した電流Ｉｐに応じて、当該ＭＯＳトランジスタのゲート端子に発生する電圧Ｖｏｕｔを検出する。 - 特許庁

Since output terminals of two PWM inverters 2A, 2B are connected in parallel through an interphase reactor 3, and a gate control signal delayed by ΔT to a gate control signal from a PWM command generator 4 can be obtained by using a delay device 5, composite output voltages of two inverters have waveforms changing in a plurality of steps.例文帳に追加

２台のＰＷＭインバータ２Ａ，２Ｂの出力端を相間リアクトル３で並列接続し、ＰＷＭ指令発生器４からのゲート制御信号に対して遅延器５によは時間ΔＴだけ遅らせたゲート制御信号を得ることにより、両インバータの合成出力電圧には複数段にステップ変化する波形を得る。 - 特許庁

A gate voltage given to the control element of each of switching elements 1a-1d is controlled by gate drive circuits 3a-3d so that a sense current from sense terminals 7a-7d of each of switching elements 1a-1d does not exceed a specific value that is set to the same value for all the switching elements.例文帳に追加

各スイッチング素子１ａ乃至１ｄのそれぞれのセンス端子７ａ乃至７ｄからのセンス電流が、全てのスイッチング素子について同じ値に設定された所定値を超えないように、ゲート駆動回路３ａ乃至３ｄにより各スイッチング素子１ａ乃至１ｄの制御端子に与えるゲート電圧を制御する。 - 特許庁

The wall part 27 is positioned between a gate 86 provided in a second mold 84 and a capacitor 44 in a second forming process for covering the capacitor 44 after a connection process of connecting the capacitor 44 to the terminals 41a-41c, thus preventing a flow of the molding material from the gate 86 to the capacitor 44.例文帳に追加

この壁部２７は、ターミナル４１ａ〜４１ｃにコンデンサ４４を接続する接続工程の後、コンデンサ４４を被覆する第二成形工程において、第二金型８４に設けられたゲート８６とコンデンサ４４との間に位置することにより、ゲート８６からコンデンサ４４への成形材料の流動を妨げることができる。 - 特許庁

The MOS transistor is provided with a lead frame 21, a pellet 24 packaged on the lead frame 21, source, drain, and gate lead terminals 22, 28 and 29, a drain and a gate, an envelope for sealing the pellet 24 with a resin, and a plate-like connector 27 for connecting the source pellet 24 and the source lead terminal 29 at least.例文帳に追加

リードフレーム２１と、このリードフレーム２１に搭載されたペレット２４と、ソース、ドレイン及びゲート用リード端子２２，２８，２９と、前記ペレット２４を樹脂封止する外囲器と、前記ペレット２４とソース用リード端子２９を少なくとも接続する平板状のコネクター２７とを具備することを特徴とするＭＯＳ型トランジスタ。 - 特許庁

The variable attenuator is provided with the field effect transistor 13 having three terminals: a drain terminal D, a source terminal S, and a gate terminal G, wherein a current flowing between the drain terminal D and the source terminal S is controlled by voltage applied to the gate terminal, and with a diode 12 connected in series with the drain terminal D.例文帳に追加

ドレイン端子Ｄおよびソース端子Ｓ、ゲート端子Ｇの３つの端子を有し、ドレイン端子Ｄおよびソース端子Ｓ間に流れる電流がゲート端子に印加する電圧によって制御される電界効果トランジスタ１３と、ドレイン端子Ｄに直列に接続されたダイオード１２とを具備している。 - 特許庁

In this power supply circuit 178, the resistance value Rg of a gate resistor 202 is decided so that a time until the end of a terrace period Tter in a voltage Vg between the gate and source terminals of a transistor 203 after pulse signal input by a pulse output circuit 201 may exceed the minimum pulse width Tonmin of the pulse signal.例文帳に追加

この電源回路１７８において、パルス出力回路２０１によりパルス信号が出力されてからトランジスタ２０３のゲート−ソース端子間電圧Vgにおけるテラス期間Tterが終了するまでの時間が、パルス信号の最小パルス幅Tonminを超えるように、ゲート抵抗２０２の抵抗値Rgが決定される。 - 特許庁

In configuration driving a light emitting element 12 by a transistor TR2 by source follower circuit configuration from gate source voltage Vgs by voltage between terminals of a capacitor C2 for holding a signal level, the gate voltage of the transistor TR2 is set at cut-off voltage to control light emission and non-light emission of the light emitting element 12.例文帳に追加

本発明は、信号レベル保持用のコンデンサＣ２の端子間電圧によるゲートソース電圧Ｖｇｓによりソースフォロワ回路構成によるトランジスタＴＲ２で発光素子１２を駆動する構成において、トランジスタＴＲ２のゲート電圧をカットオフ電圧に設定して発光素子１２の発光、非発光を制御する。 - 特許庁

The output voltages of the 1st and 2nd voltage divider circuits 21, 22 are applied to a pair of terminals of an operational amplifier 5, respectively, and the output voltage is fed back to the gate of the 2nd MOS transistor 3 and is also inputted to the MOS transistor 4 as a gate voltage via a CMOS inverter 6.例文帳に追加

オペアンプ５は、第１および第２の電圧分割回路２１，２２の出力電圧が一対の入力端子にそれぞれ加えられ、出力電圧が第２のＭＯＳトランジスタ３のゲートに負帰還入力されるとともにＣＭＯＳインバータ６を介してＭＯＳトランジスタ４にゲート電圧として入力される。 - 特許庁