「gate terminals」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

A control voltage Vt for feedback control of an oscillation frequency is applied to back gate terminals of variable capacitance elements 121, 122, 131, 132, 141 and 142 of the variable capacitance circuits 120, 130 and 140.例文帳に追加

各可変容量回路１２０、１３０、及び１４０の可変容量素子１２１、１２２、１３１、１３２、１４１、及び１４２のバックゲート端子には、発振周波数をフィードバック制御するための制御電位Ｖｔが印加される。 - 特許庁

The drain voltages of pair transistors N1 and N2 composing a current mirror circuit are respectively inputted to the differential input terminals of an operational amplifier OPA1, and the output voltage of the operational amplifier OPA1. is impressed to the gate of a transistor N3.例文帳に追加

カレントミラー回路を構成するペアトランジスタＮ１とＮ２のドレイン電圧をオペアンプＯＰＡ１の差動入力端子にそれぞれ入力し、オペアンプＯＰＡ１の出力電圧をトランジスタＮ３のゲートに印加する。 - 特許庁

The signal line driving circuit 2 has a shift register 22 for controlling the gate voltage of respective analog switches 21 and a differentiating circuit 23 connected to the respective output terminals of the shift register 22.例文帳に追加

信号線駆動回路２は、各信号線に接続されるアナログスイッチ２１と、各アナログスイッチ２１のゲート電圧を制御するシフトレジスタ２２と、シフトレジスタ２２の各出力端子に接続される微分回路２３とを有する。 - 特許庁

To reduce a drop of voltage at the time when voltage generated in a photovoltaic diode array is applied between a gate and a source of a MOSFET, and to reduce a leak current among output terminals at the time of turning off of the MOSFET.例文帳に追加

光起電ダイオードアレーに発生した電圧がＭＯＳＦＥＴのゲート・ソース間に印加されるときの電圧降下を少なくし、また、ＭＯＳＦＥＴのオフ時の出力端子間のリーク電流を減少させる。 - 特許庁

Controlling voltages are impressed to the gate electrode terminals of an upper arm side switching element 5a or a lower arm side switching element 5d of the inverter circuit form final output stages 61, 62 via resistors R1, R2.例文帳に追加

インバータ回路の上アーム側スイッチング素子５a又は下アーム側スイッチング素子５dのゲート電極端子はインバータ駆動回路の最終出力段６１、６２から抵抗器Ｒ１、Ｒ２を通じて制御電圧を印加される。 - 特許庁

To receive no electric shock even if touching a terminal in an electric gate door supplying electric power from the door stop post side to the door stop moving column side by the contact of terminals provided at the door stop post and the door stop moving column.例文帳に追加

戸当り支柱と戸当り移動柱との設けた端子を接触させて、戸当り支柱側から戸当り移動柱側へ給電する電動門扉において、端子に触れても感電しないようにする。 - 特許庁

A channel part 14, a source part 15 and a drain part 16 of a thin film transistor, a pixel electrode 13, and connecting terminals 18, 17 at ends of a gate signal line 11 and a source signal line 12 are formed from the same oxide semiconductor.例文帳に追加

薄膜トランジスタのチャネル部１４、ソース部１５、ドレイン部１６と、画素電極１３と、ゲート信号線１１及びソース信号線１２の端部の接続用端子部１８、１７も同一の酸化物半導体で形成する。 - 特許庁

When a surge is applied to a motor control circuit 10, overcurrent incident to the surge is flowed to a ground through connection lines L12, L13 in such a manner as to detour gate terminals of FETs 21, 22 through a surge protection circuit 11.例文帳に追加

モータ制御回路１０にサージが印加されたとき、サージに伴う過電流はサージ保護回路１１を通じてＦＥＴ２１，２２のゲート端子を迂回する態様で接続線Ｌ１２，Ｌ１３を通じてアースに流される。 - 特許庁

The semiconductor memory device has a potential controlling circuit 100; a transistor 101 with a gate terminal, a source terminal, and a drain terminal; a potential supplying terminal 102; and a memory element 103 having a first and a second terminals.例文帳に追加

半導体記憶装置は、電位制御回路１００と、ゲート端子、ソース端子、及びドレイン端子を有するトランジスタ１０１と、電位供給端子１０２と、第１端子及び第２端子を有する記憶素子１０３と、を有する。 - 特許庁

If the voltage of the current limit value exceeds the source terminal voltage of the MOS transistor 17, the amplifier 9 cannot maintain the imaginary ground; a lower limit voltage that can be outputted is then applied to the gate terminals of the MOS transistors 16, 17.例文帳に追加

ただし電流制限値の電圧がＭＯＳトランジスタ１７のソース端子電圧を超えると増幅器９は仮想接地を維持できず、出力可能な下限電圧をＭＯＳトランジスタ１６，１７のゲート端子へ印加する。 - 特許庁

Accordingly, if the disturbance light is present, the output of an OR gate 105 is H, and Q output of a flip-flop circuit 102 is input in preset terminals PR of flip-flop circuits 96-98 to compose a memory loop.例文帳に追加

よって、外乱光がある場合にはオアゲート１０５の出力がＨとなり、各フリップ・フロップ回路９６〜９８のプリセット端子ＰＲにはフリップ・フロップ回路１０２のＱ出力が入力され、記憶ループが構成される。 - 特許庁

To eliminate the need for a directional coupler by utilizing the source (or drain) terminal of an FET constituting the transmission side FET switch circuit of a high frequency switch circuit, and the leakage of a high frequency signal caused by parasitic capacitance between gate terminals.例文帳に追加

高周波スイッチ回路の送信側ＦＥＴスイッチ回路を構成するＦＥＴのソース（またはドレイン）端子とゲート端子間の寄生容量による高周波信号の漏れを利用することにより方向性結合器を不要とする。 - 特許庁

The circuit of the second MESFET 21 is configured, such that a current Id is made to flow between both terminals via a metal/semiconductor Shottky contact with a gate G as one terminal and the source S and the drain D as another terminal.例文帳に追加

この第２のＭＥＳＦＥＴ２１は、ゲートＧを一端とし、ソースＳ及びドレインＤを他端として、電流Ｉｄが、金属・半導体ショットキー接触を介してこれら両端の間を流れるように回路構成されている。 - 特許庁

Driving signals for making the P-type MOSFETs 18 and the N-type MOSFETs 20 on and off are input to the gate terminals of the P-type MOSFET 18 and the N-type MOSFET 20 on an input stage by predrivers 24, 26.例文帳に追加

プリドライバ２４、２６によって、Ｐ型ＭＯＳＦＥＴ１８及びＮ型ＭＯＳＦＥＴ２０をオンオフさせる駆動信号を、入力段のＰ型ＭＯＳＦＥＴ１８及びＮ型ＭＯＳＦＥＴ２０の各々のゲート端子に入力する。 - 特許庁

The two switches SW1 and SW2 are inserted in series to drain terminals of the input transistor 11 and the output transistor 12, and a bias line B commonly connecting gate terminals of the input transistor 11 and the output transistor 12 is connected with the reference current source 10 directly without interposing the switch SW1.例文帳に追加

ここで、２つのスイッチＳＷ１とＳＷ２は、入力トランジスタ１１と出力トランジスタ１２のドレイン端子に対して直列に挿入されるとともに、入力トランジスタ１１と出力トランジスタ１２のゲート端子を共通に接続しているバイアスラインＢが、スイッチＳＷ１を介さず直接基準電流源１０と接続されている。 - 特許庁

In the high frequency switching circuit, a high frequency signal via either a source electrode 102 or a drain electrode 103 in a multi-gate FET 100 is inputted and outputted via the other electrode, and controls high frequency signal passing or blocking is controlled by the electric potentials of control terminals connected to multiple gate electrodes 107, 108 and 109.例文帳に追加

マルチゲートＦＥＴ１００のソース電極１０２とドレイン電極１０３の一方から高周波信号が入力して他方から出力されると共に、複数のゲート電極１０７、１０８、１０９に接続された制御端子の電位により高周波信号の通過および遮蔽を制御する高周波スイッチ回路用半導体装置である。 - 特許庁

An RFID reader 4 is placed at an entrance/exit of a closed space 4 where the arrival of an incoming call to the mobile phone or the like is restricted to configure a gate area 3 in which mobile phone number information is read from an RFID tag attached to mobile terminals 2b, 2d.例文帳に追加

携帯電話装置などへの着信を抑制する閉空間４の出入り口にＲＦＩＤリーダ４を配置し、携帯端末２ｂ，２ｄに添付されているＲＦＩＤタグから携帯電話番号情報を読取るゲートエリア３を形成する。 - 特許庁

To provide a liquid crystal display which will not produce voids in the viewing area near the gate terminals, by shielding the electric fields generated by the lead conductors and preventing potential fluctuation of the facing substrates, in an in-plane switching liquid crystal display.例文帳に追加

面内応答型液晶表示装置において、引き出し配線から発生する電界を遮蔽し、対向基板の電位変動を防止することで、ゲート端子近傍の表示領域に白抜けを生じない液晶表示装置を得るものである。 - 特許庁

A current from a data line DL is supplied to transistors L-TFT and D-TFT forming a current mirror circuit through TFT4 and TFT5, and a voltage between gate and source terminals of L-TFT and D-TFT is retained in a capacitor C.例文帳に追加

そして、ＴＦＴ４、５を介してデータ線ＤＬからの電流をカレントミラー回路を構成するＬ−ＴＦＴ及びＤ−ＴＦＴに供給し、Ｌ−ＴＦＴ及びＤ−ＴＦＴのゲート−ソース間電圧として容量Ｃに保持する。 - 特許庁

When the level of a gate delay signal GTD becomes "L", terminals B and C of the signal selection part 136 are made conductive to each other, and a detection delay signal AFD obtained by delaying a detection signal AFS is output from the terminal C of the signal selection part 136.例文帳に追加

ゲート遅延信号ＧＴＤのレベルが“Ｌ”になると、信号選択部１３６の端子Ｂと端子Ｃが導通し、検波信号ＡＦＳを遅延させた検波遅延信号ＡＦＤが、信号選択部１３６のＣ端子から出力される。 - 特許庁

The SPST switch 1 is closed and the attenuation between terminals 5 and 6 can be variably set by the variable voltage generator 9 applying voltage Vα in the vicinity of a pinch-off voltage to the gate of the FET 2.例文帳に追加

そして、可変電圧発生器９によってＦＥＴ２のゲートに対してピンチオフ電圧近傍の電圧Ｖαを印加することによって、ＳＰＳＴスイッチ１を閉成すると共に、端子５，６間の減衰量を可変に設定することができる。 - 特許庁

The scanning circuit 130 successively outputs pulses synchronizing with the clock signals ϕ1 and ϕ2 whose waveforms are shaped to output terminals O1 and O2-On, and impresses the pulses through a buffer array 120 to the gate of each pixel switch TFT112 as sampling pulses S1-Sn.例文帳に追加

走査回路１３０は、出力端子Ｏ１，Ｏ２〜Ｏｎに、波形整形されたクロック信号φ１，φ２に同期したパルスを順次出力し、バッファアレイ１２０を介して各画素スイッチＴＦＴ１１２のゲートにサンプリングパルスＳ１〜Ｓｎとして印加する。 - 特許庁

Gate terminals of the n-type MIS transistors M1 and M2 are connected to the output node OUTT and OUTB through coupling capacitors CG1 and CG2, respectively, and a bias voltage VBIAS is applied through resistors RG1 and RG2.例文帳に追加

ｎ型ＭＩＳトランジスタＭ１及びＭ２のゲート端子は、それぞれ結合容量ＣＧ１及びＣＧ２を介して出力ノードＯＵＴＴ及びＯＵＴＢと接続され、抵抗ＣＧ１及びＣＧ２を介してバイアス電圧ＶＢＩＡＳが印加される。 - 特許庁

Signals from the primary latch LT1 are simultaneously latched in a secondary latch LT2 when signals SG2 from the sequencer SQ1 are inputted to clock terminals of D-FFs being components of the secondary latch LT2 functioning as a gate of data output.例文帳に追加

１次ラッチＬＴ１からの信号はそれぞれ、データ出力のゲートとして機能する２次ラッチＬＴ２の構成素子たるＤ−ＦＦのクロック端子にシーケンサＳＱ１から信号ＳＧ２が入力されたときに、２次ラッチＬＴ２内に同時にラッチされる。 - 特許庁

Relay circuits RL-1, RL-2, RL-3 are sequentially connected between terminals Aa, Ab and Ba, Bb in a fare containing signal generator 121 in this sequence and connected to relay drivers 521a-521f via gate circuits 522a-522c respectively.例文帳に追加

料金収納信号発生装置１２１は、端子Ａａ，Ａｂから端子Ｂａ，Ｂｂの間に、順にリレー回路ＲＬ−１，ＲＬ−２，ＲＬ−３を有し、それぞれゲート回路５２２ａ〜５２２ｃを介して、リレードライバ５２１ａ〜５２１ｆに接続した。 - 特許庁

A load circuit RL and a MOS FET Q2 are connected in series between the positive and negative terminals of E from a positive side, and output OP of SG is connected to the gate of Q2 for turning on and off Q2, thus obtaining the standby electric power circuit having an idling current of zero.例文帳に追加

一方、Ｅの正負端子間に正側より負荷回路ＲＬとＭＯＳＦＥＴＱ２を直列接続し、ＳＧの出力ＯＰとＱ２のゲートを接続してＱ２をオン／オフさせれば、アイドリング電流ゼロの待機電力回路になる。 - 特許庁

To provide a power supply voltage gate circuit capable of applying power to various power terminals of a device at the same time at application of power independently of a wiring way of a power supply line and dispersion in the performance of a DC/DC converter and a regulator so as to avoid an abnormality operation of the device.例文帳に追加

電源ラインの引きまわしやＤＣ／ＤＣコンやレギュレータの性能上のバラツキに依存することなく電源投入する際、デバイスの持つ各種電源端子に同時に電源が入れらるようになり、デバイスの異常動作を回避する。 - 特許庁

The semiconductor storage device includes: a memory cell array 11 composed of memory cells 21 arranged in a matrix; an X decoder 12 providing a prescribed voltage to gate terminals of the memory cells 21; a Y decoder 13 providing a prescribed voltage to source and drain terminals of the memory cells 21; and a BIST module performing the test by providing a signal to the X decoder 12 and the Y decoder 13.例文帳に追加

半導体記憶装置は、マトリックス状に配置されたメモリセル２１から構成されるメモリセルアレイ１１と、メモリセル２１のゲート端子を所定の電圧とするＸデコーダ１２と、メモリセル２１のソース端子及びドレイン端子を所定の電圧とするＹデコーダ１３と、Ｘデコーダ１２及びＹデコーダ１３に信号を与えて試験を行なうＢＩＳＴモジュールを有している。 - 特許庁

In the semiconductor element evaluation device 10 for performing a dynamic characteristic test of a semiconductor element having an insulated gate as a DUT 11, the dynamic characteristic test is performed while increasing in stages a current flowing between electrodes terminals of the DUT 11, and just after a short circuit occurs between the electrode terminals the dynamic characteristic test is stopped automatically.例文帳に追加

絶縁ゲートを有した半導体素子をＤＵＴ１１として、その動特性試験を行う半導体素子評価装置１０において、ＤＵＴ１１の電極端子間に流れる電流を段階状に増加させながら動特性試験を行い、電極端子間に短絡が発生した直後に動特性試験を自動的に停止する半導体素子評価装置１０が提供される。 - 特許庁

Wires connected to the input terminals of standard cells are exchanged mutually to change a gate net list 37 so as to reduce the off-leak current according to network probability 51 that is probability taken by the input of each standard cell and is generated by RTL function simulation or gate level function simulation, and a current consumption table 41 disposed in a technology library storage section 36.例文帳に追加

スタンダードセルのそれぞれの入力が取り得る確率であって、ＲＴＬ機能シミュレーションもしくはゲートレベル機能シミュレーションによって生成されるネットプロバビリティ５１と、テクノロジライブラリ記憶部３６内に備えた消費電流テーブル４１とに応じてオフリーク電流を低減するように、スタンダードセルの入力端子に接続された配線を互いに入れ替えてゲートネットリスト３７を変更する。 - 特許庁

By adding a 3rd capacitive element for impedance matching purpose to the semiconductor switch circuit in order to match the impedance at the operating frequency when viewing from 1st, 2nd and 3rd terminals with 50 ohms, the gate width of field effect transistors used for the semiconductor switch elements can be reduced.例文帳に追加

第１端子、第２端子、第３端子から見た使用周波数でのインピーダンスを５０Ωに合わせるためにインピーダンスマッチング用の第３キャパシタ素子を付加することで、半導体スイッチ素子に用いる電界効果トランジスタのゲート幅を小さくすることができる。 - 特許庁

Dual gate type TFTs 141, 142 grounded as static electricity breakdown prevention circuits are connected with external circuit connecting terminals 121-126 used for inputting external signals to scanning line driving circuit 104 and data line driving, circuit 101.例文帳に追加

走査線駆動回路１０４、データ線駆動回路１０１に外部からの信号を入力するために用いられる外部回路接続端子部１２１〜１２６には、静電気破壊防止回路として接地されたデュアルゲート型ＴＦＴ１４１、１４２が電気的に接続される。 - 特許庁

A data latch is constituted of the inverters 210 and 212 where input/output terminals are alternately connected, an output of the inverter 216 is input into the data latch via a transfer gate 220, and at the time of writing, a logical value zero is written in the data latch by means of a ratio circuit consisting of the transistors 216-2 and 210-1.例文帳に追加

入出力端子が交互に接続されるインバータ210 と212 でデータラッチを構成し、インバータ216 の出力をトランスファゲート220 を介してデータラッチに入力し、書き込み時トランジスタ216-2と210-1 からなるレシオ回路によって論理値０をデータラッチに書き込む。 - 特許庁

A no-load detecting circuit DNL connects the serial circuit of resistors R2, R31, R32 and a filament f1 of a discharge lamp La to the output terminals of a rectifier DB, and connecting point of the resistors R31, R32 is connected to the gate of the switching element Q3.例文帳に追加

無負荷検出回路ＤＮＬは、抵抗Ｒ２，Ｒ３１，Ｒ３２と放電灯Ｌａのフィラメントｆ１との直列回路を整流器ＤＢの出力端間に接続し、抵抗Ｒ３１，Ｒ３２の接続点をスイッチング素子Ｑ３のゲートに接続してある。 - 特許庁

Further, one of the terminals of holding capacitance C_S arranged in parallel to liquid crystal capacitance C_LC is connected to the source or drain terminal of the CMOS transmission gate TG, and the other terminal of the holding capacitance C_S is connected to the scanning line Y_n-1 of the next pixel.例文帳に追加

さらに、液晶容量Ｃ_ＬＣと並列に配置された保持容量Ｃ_ｓの一方の端子を、ＣＭＯＳトランスミッションゲートＴＧのソースまたはドレイン端子に接続し、保持容量Ｃ_ｓの他方の端子を、隣の画素の走査線Ｙ_ｎ−１に接続した。 - 特許庁

At node optical devices 2 and 3, only IP data from CWDH couplers 21 and 31 are processed in wavelength separation for the present, and transmitted to giga-bit Ether-switches 22 and 32 to be multiplexed in low-density wavelength again, and transmitted to subscriber gate terminals 4 and 5 from CWDH couplers 23 and 33.例文帳に追加

ノード光装置２，３ではＣＷＤＭカプラ２１，３１からのＩＰデータのみ一旦、波長分離を行い、ギガビットイーサスイッチ２２，３２に伝送して、再度、低密度波長多重し、ＣＷＤＭカプラ２３，３３から加入者ゲート端末４，５へ伝送する。 - 特許庁

The detector circuit is connected to a common connection point, thereby to detect a high frequency signal which has been output from the drain terminal of the field effect transistor 131 and to apply detection voltage with the potential at the common connection point as reference to the gate terminals of the field effect transistors 131, 132.例文帳に追加

検波回路は共通接続点に接続され、電界効果トランジスタ１３１のドレイン端子から出力された高周波信号を検波し、共通接続点の電位を基準とした検波電圧を電界効果トランジスタ１３１、１３２のゲート端子に印加する。 - 特許庁

When no on-signal is given between control terminals 3 and 4 and the Q1-Q40 are not conductive, all capacitors C40-C1 are charged through the path of R40 →C40 → the source of the Q40 → the gate of the Q40 → ...R1 → C1 to apply a reverse bias voltage to each MOSFET.例文帳に追加

制御端子３、４間にオン信号がなく、Ｑ１〜Ｑ４０がオフしているときは、Ｒ４０→Ｃ４０→Ｑ４０のソース→Ｑ４０のゲート→…Ｒ１→Ｃ１の経路でＣ４０〜Ｃ１のすべてのコンデンサを充電して、各ＭＯＳＦＥＴに逆バイアス電圧が印加される。 - 特許庁

The differential amplifier includes: first and second transistors the source terminals of which are connected to each other at a first common node; a first common current source connected to the first common node; and an in-phase signal input terminal for inputting, to the first common node, an in-phase signal with respect to first and second input signals inputted to gate terminals of the first and second transistors.例文帳に追加

差動増幅器において、第１の共通ノードにおいて互いにソース端子が接続された第１及び第２のトランジスタと、前記第１の共通ノードに接続された第１の共通電流源と、前記第１の共通ノードに、前記第１及び第２のトランジスタのゲート端子に入力される第１及び第２の入力信号に対する同相信号を入力する同相信号入力端子とを備える。 - 特許庁

An output terminal of a first buffer circuit (101, 102, 105 and 106) is connected to respective gate terminals of a first PMOS transistor P1 and a first NMOS transistor N1, and an input terminal of the first buffer circuit (101, 102, 105 and 106) is connected to one end of an inductance element L1.例文帳に追加

第１ＰＭＯＳトランジスタＰ１および第１ＮＭＯＳトランジスタＮ１の各ゲート端子に第１バッファ回路（１０１，１０２，１０５，１０６）の出力端子を接続し、第１バッファ回路（１０１，１０２，１０５，１０６）の入力端子をインダクタンス素子Ｌ１の他端に接続する。 - 特許庁

Switching control signals Ssw are imparted to gate terminals of both the FTEs 61, 62 for on/off-controlling the first and second FETs 61, 62, and the switching control signals Ssw are changed so that their duty ratios are gradually increased to one from zero at the input of the power supply.例文帳に追加

第１および第２ＦＥＴ６１，６２のオン・オフを制御するために両ＦＥＴ６１，６２のゲート端子に開閉制御信号Ｓｓｗが与えられ、この開閉制御信号Ｓｓｗは、電源投入時にはそのデューティ比が０から１へと漸増するように変化する。 - 特許庁

To provide a toll road charge collection system, toll road charge collection method, and ETC onboard apparatus capable of avoiding risk of a tollgate gate lock due to a user forgetting to operate and executing elimination processing when registration is set from a plurality of portable communication terminals.例文帳に追加

ユーザの操作忘れによる料金所ゲートロックの危険性回避を実現し、又、複数の携帯通信端末から登録設定された場合における排他処理を実現することができる有料道路料金収受システム、有料道路料金収受方法およびＥＴＣ車載装置を提供する。 - 特許庁

To solve yield reduction problem due to electrostatic discharge failure by impressing electrostatic in a later fabrication process, because of existence of gate wire, signal wire and bias wire at the end of effective region as open terminals in a photoelectric conversion substrate manufactured on a glass substrate by a thin film semiconductor process.例文帳に追加

ガラス基板上に薄膜半導体プロセスによって製作された光電変換基板は、ゲート線や信号線バイアス線が有効領域の端部で開放端子として存在し、その後の加工工程で静電気等の印加で静電気破壊により歩留まりが懸念される。 - 特許庁

The control circuit 30 supplies a corrected potential VC obtained by adding an offset voltage Vof proportional to the data potential VD to the data potential, to the gate of the driving transistor TDR in a second period P2 of the second compensation period PCb so as to increase the voltage between both terminals of the storage capacitor CST.例文帳に追加

制御回路３０は、第２補償期間ＰCb内の第２期間Ｐ2において、データ電位ＶＤに比例したオフセット電圧Ｖofを当該データ電位ＶＤに加えた補正電位ＶCを駆動トランジスタＴDRのゲートへ供給して保持容量ＣSTの両端間の電圧を増加させる。 - 特許庁

The amplifier 10 comprises a semiconductor 15 connected between an input and output terminals 19, 20, a resonance circuit 13 connected in series between the information terminal 19 and a gate terminal 15c of the semiconductor 15, and a first resistor (R1) 14 connected in parallel to the resonance circuit 13.例文帳に追加

増幅器１０は、入出力端子１９，２０間に接続される半導体１５と、この入力端子１９と半導体１５のゲート端子１５ｃ側との間に直列に接続される共振回路１３と、この共振回路１３に並列に接続される第１の抵抗（Ｒ１）１４とを備える。 - 特許庁