「logic variable」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To provide a programmable variable length code processing circuit capable of executing processing such as an arithmetic logic operation in parallel while executing an instruction of DCT (Discrete Cosine Transform: discrete cosine transform) coefficient coding.例文帳に追加

ＤＣＴ係数符号化の命令を実行する間、並行して算術論理演算などの処理を実行することができるプログラマブル可変長符号処理回路を得ることを課題とする。 - 特許庁

To provide a division level logic circuit that is operated at a power supply voltage over the breakdown voltage of an element and outputs output signals with respect to input signals at a variable level.例文帳に追加

素子の耐圧以上の電源電圧で動作し、複数の入力信号に対する複数の出力信号をレベル可変で出力できる分割レベル論理回路を提供する。 - 特許庁

To provide a three-valued logic function circuit remarkably reducing the sorts of basic circuits required for realizing all two-variable three-valued logic function circuits in which 3^3^2=19683 sorts exist and also remarkably reducing the asymmetry of switching time.例文帳に追加

３^３＾２＝１９６８３種類存在する全ての二変数三値論理関数回路を実現するために必要となる基本回路の種類を著しく削減するとともに、スイッチング時間の非対称性も著しく小さくすることができる三値論理関数回路を提供する。 - 特許庁

As to a threshold element circuit network used for a variable logic section of a reconfigurable device, multi-level data is used as configuration data constituting the function capability of the logic function, and simultaneously, the number of threshold elements in the threshold element circuit network is reduced by using multi-level data for input variables.例文帳に追加

再構成可能デバイスの可変論理部に適用されるしきい素子回路網について、論理関数機能を構成する構成データとして、多値データを用いると同時に、入力変数にも、多値データを用いることによって、しきい素子回路網におけるしきい素子数を低減するものである。 - 特許庁

To provide a ternary logic function circuit whereby types of basic circuits for achieving all two variable ternary logic function circuits of 3^3^2=19683 types can remarkably be reduced, the asymmetry of switching times can considerably be decreased, the operating speed of the logic function circuits is improved, and the symmetry of the waveform can be enhanced.例文帳に追加

３^３＾２＝１９６８３種類存在する全ての二変数三値論理関数回路を実現するために必要となる基本回路の種類を著しく削減するとともに、スイッチング時間の非対称性も著しく小さくすることができ、且つ、論理関数回路の動作速度の向上及び波形の対称性の向上を図ることができる三値論理関数回路を提供する。 - 特許庁

A variable voltage part 12 varies voltage to be applied to the variable capacitance diode 11 according to external setting or an internal state (detected noise quantity, an operation frequency of a logic circuit 14, etc.), so that even after mounting a semiconductor device 10 on a mounting board, the capacity value of the variable capacitance diode 11 can be set to a value suitable for noise.例文帳に追加

可変電圧部１２は、外部からの設定または内部の状態（検出されるノイズ量やロジック回路１４の動作周波数など）に応じて可変容量ダイオード１１に印加する電圧を可変することにより、半導体装置１０を実装基板に実装した後でも、可変容量ダイオード１１の容量値をノイズに適した値に設定できる。 - 特許庁

A transmission circuit for transmitting data by using an impulse includes: a variable delay circuit 11 for defining a clock as an input and delaying the clock according to the data; and a logic circuit 12 for defining the clock and the output of the variable delay circuit as inputs and outputting the impulse by taking logical AND of the clock and the output of the variable delay circuit.例文帳に追加

インパルスを使用してデータを送信する送信回路であって、クロックを入力とし、前記データに応じて該クロックを遅延する可変遅延回路１１と、前記クロックおよび前記可変遅延回路の出力を入力とし、該クロックおよび該可変遅延回路の出力の論理を取ってインパルスを出力する論理回路１２と、を備えるように構成する。 - 特許庁

A voltage to be compared is generated using a reference capacitor having a variable current source, a comparator compares the voltage to be compared with a reference voltage, and a logic circuit converts their potential difference into a digital signal.例文帳に追加

可変電流源を備えた基準コンデンサを用いて被比較電圧を生成し、被比較電圧と基準電圧を比較器によって比較し、電位差をロジック回路によってデジタル信号に変換する。 - 特許庁

The video decoder includes variable threshold logic, coupled to the video decoder, and configured to provide a unique threshold value to the video decoder for each of the plurality of frequency regions respectively.例文帳に追加

このビデオデコーダは、前記ビデオデコーダに結合され、前記複数の周波数領域のそれぞれについて前記ビデオデコーダにユニークなスレッショルド値を提供するよう構成された可変スレッショルドロジックを含む。 - 特許庁

This evaluation microprocessor constituted by a variable logic device 36 has a test interface unit 80 for connecting a first user logic 25 to the CPU bus 20 coupled with a processor core, and connecting them to an external evaluation controller 7, and user interface units 23, 24 capable of connecting the CPU bus to a target system.例文帳に追加

可変論理デバイス（３６）で構成される評価用マイクロプロセッサは、プロセッサコアが結合するＣＰＵバス（２０）に第１ユーザロジック（２５）を接続し、それらを外部の評価用コントローラ（７）に接続するテストインタフェースユニット（８０）と、ＣＰＵバスをターゲットシステムへ接続可能にするユーザインタフェースユニット（２３，２４）とを有する。 - 特許庁

The output buffer 3 has a selector 20 on the front stage, and has the variable resistance part 12 in its on resistor, the inversion circuit 22 can select a signal to be input in an output buffer 6 by selector logic, inverts a data signal, and adjusts the pre-emphasis amount of a tap by a select signal of the selector logic.例文帳に追加

出力バッファ３は、前段にセクレタ２０を有し、オン抵抗に可変抵抗部分１２を有しており、反転回路２２は、セレクタ論理により出力バッファ６に入力する信号を選択可能で、データ信号を反転し、そして、セレクタ論理のセレクト信号により、タップのプリエンファシス量を調整する。 - 特許庁

To provide a programmable logic controller (PLC) capable of being applied to a monitoring control system with various configurations by making a correspondence relation between a buffer area in an apparatus and an Ethernet module (EN) to be managed variable.例文帳に追加

装置内のバッファエリアと、管理するイーサネットモジュール（ＥＮ）との対応関係を可変にすることで、多様な構成の監視制御システムに適用することが可能なプログラマブル・ロジック・コントローラ（ＰＬＣ）を提供する。 - 特許庁

Further, a shifting variable level shifting circuit SH is inserted between the delay circuits DEL1, DEL2 and an OR circuit 13, and a time for maintaining an active logic of the signals S3, S3a can be regulated.例文帳に追加

さらに、遅延回路ＤＥＬ１，ＤＥＬ２とＯＲ回路１３との間にシフト量可変のレベルシフト回路ＳＨを挿入し、前記遅延信号Ｓ３，Ｓ３ａのアクティブの論理を維持する時間を調整可能とする。 - 特許庁

This vibration analysis system performs vibration analysis of a machine having variable frequency drive by using a tachometer for monitoring rotational speed of a drive shaft, and a logic device for calculating a speed parameter related to the drive shaft by using the tachometer data.例文帳に追加

ドライブ・シャフトの回転速度をモニタするタコメータと、タコメータ・データを用いてドライブ・シャフトに関連した速度パラメータを計算するロジック装置とを用いて、可変周波数ドライブを有するマシンの振動分析を行う。 - 特許庁

The read circuit decides data logic stored in the memory cell, based on the read voltage of the read node which varies with a current, flowing in the variable resistance element and the negative resistor circuit, according to the initial voltage.例文帳に追加

読み出し回路は、初期電圧に応じて可変抵抗素子および負性抵抗回路に流れる電流により変化する読み出しノードの読み出し電圧に基づいて、メモリセルに保持されているデータの論理を判定する。 - 特許庁

A PLC(programmable logic controller) 7 is connected to the primary pump 3a connected to a hot water heat exchanger 1 and a heat pump refrigerator 2 as a controller for controlling the variable flow rate of the primary pump 3a.例文帳に追加

温水熱交換器１に接続した一次ポンプ３ａ及びヒートポンプ冷凍機２には、一次ポンプ３ａの可変流量を制御するための制御装置として、ＰＬＣ（プログラマブルロジックコントローラ）７が接続されている。 - 特許庁

The logic circuit 20 sets the capacitance value of the variable capacitance 18 larger when a collector voltage applied to the collector voltage terminal Vc is higher than a predetermined voltage compared to the one when the collector voltage is at the predetermined voltage or lower.例文帳に追加

ロジック回路２０は、コレクタ電圧端子Ｖｃに印加されたコレクタ電圧が所定電圧より高い場合に、コレクタ電圧が所定電圧以下の場合よりも可変容量１８の容量値を大きくする。 - 特許庁

A logic part 33 of a sensor device 5 changes the value of a variable resistance VR on the basis of a detection signal of an infrared sensor 31 to thereby change a feeding class of the power to be fed from a feeding hub 3.例文帳に追加

センサ装置５のロジック部３３は赤外線センサ３１の検知信号に基づいて、可変抵抗ＶＲの値を変化させることで、給電ハブ３から給電される電力の給電クラスを変化させる。 - 特許庁

Difference between the reference voltage V_B of the current-controlled MOS current logic circuit 10 and the output signal is detected by the amplifier 22, and the resistance of the variable resistance element 20 is written by the writing circuit 34.例文帳に追加

電流制御型のＭＯＳ電流論理回路１０の基準電圧Ｖ_Ｂと出力信号との差がアンプ２２によって検出され、可変抵抗素子２０の抵抗が書き込み回路３４によって書き込まれる。 - 特許庁

The temperature sensor is provided with: a plurality of serially-connected constant delay cells for receiving and delaying temperature detection signals; a variable delay cell for receiving the delaying and delaying the temperature detection signals; and a section determination logic part for latching output of the constant delay cells in response to output of the variable delay cell and generating temperature codes.例文帳に追加

温度検出信号を受けて遅延させる複数個の直列連結された一定遅延セルと、温度検出信号を受けて遅延させる可変遅延セルと、可変遅延セルの出力に応答して一定遅延セルの出力をラッチし、温度コードを発生する区間判別ロジック部と、を備える温度センサである。 - 特許庁

The bias circuit 10 includes: a transistor Tr1 that supplies a bias current to the amplifying transistors RFTr1 and RFTr2 according to a reference voltage; a variable capacitance 18 connected between a collector of the transistor Tr1 and a grounding point; and a logic circuit 20 that controls a capacitance value of the variable capacitance 18.例文帳に追加

バイアス回路１０は、増幅用トランジスタＲＦＴｒ１，ＲＦＴｒ２に参照電圧に応じたバイアス電流を供給するトランジスタＴｒ１と、トランジスタＴｒ１のコレクタと接地点との間に接続された可変容量１８と、可変容量１８の容量値を制御するロジック回路２０とを有する。 - 特許庁

A variable resistor (37) is turned into a low resistance state, during normal operation to reduce a signal delay and is switched to a high resistance state during test operation, since logic defects are generated by a leakage current.例文帳に追加

可変抵抗手段（３７）は、通常動作時には、信号遅延の低減を図るために低抵抗状態にされ、テスト動作時には、リーク電流に起因する論理不良を生じさせるために高抵抗状態に切り換えられる。 - 特許庁

Since signal lines can be selected and utilized in accordance with the number of signal lines used for respective variable logic elements 10, 20, 30 determined on the basis of a result of dividing a circuit to be verified, the signal lines can be efficiently utilized.例文帳に追加

このため、検証対象回路を分割した結果に基づき定まる各可変論理素子１０、２０、３０が使用する信号線の本数に応じて、信号線を選択して利用できるため、信号線を効率的に利用できる。 - 特許庁

The number of threshold elements is reduced by using a variable threshold value threshold element circuit having a function capable of setting one threshold value among a plurality of threshold value candidates for both a first stage and a second stage of a two-stage logic circuit.例文帳に追加

複数のしきい値候補の中から１つのしきい値を設定できる機能を有する可変しきい値しきい素子回路を、２段論理回路の１段目と２段目の双方に使用することによって、しきい素子数を低減している。 - 特許庁

The amount of light of the white light-emitting diode D is detected by a photodiode PD and amplified by an error amplifier OP and its feedback resistor R, and given to a logic control circuit CTL, and thereby the resistance of the variable resistor Rset is changed.例文帳に追加

白色発光ダイオードＤの発光光量をフォトダイオードＰＤで検知し、エラーアンプＯＰおよびその帰還抵抗Ｒで増幅し、ロジックコントロール回路ＣＴＬに与え、可変抵抗Ｒｓｅｔの抵抗値を変化する。 - 特許庁

In the method, an RTL library where delay variable are written so that the delay information of a circuit can be written is stored to an RTL library storing means 13-1, while writing operation of each of the basic logic cells in RTL.例文帳に追加

基本論理セルの各々の動作をＲＴＬで記述するとともに、回路の遅延情報を記述できるように遅延変数を記述したＲＴＬライブラリをＲＴＬライブラリ記憶手段１３−１に格納しておく。 - 特許庁

The section determination logic part divides temperatures into section by section with reference to temperatures at which output of the variable delay cell corresponds to output of the constant delay cells according to temperature changes and generates temperature codes corresponding to the temperatures section by section.例文帳に追加

区間判別ロジック部は、温度変化に応じた可変遅延セルの出力と一定遅延セルの出力それぞれが一致する温度を基準として区間別温度に分け、区間別温度に対応する温度コードを発生する。 - 特許庁

As connection switching means (P1-P18), provided on an intersecting point of each wiring of a wiring group (VLA, LA), arranged in a grid like form between variable logic circuits(VLC), program elements capable of setting conduction/non-conduction between the wirings are used.例文帳に追加

可変論理回路（ＶＬＣ）間に格子状に配設された配線群（ＶＬＡ，ＬＡ）の各配線の交点に設けられる接続切替え手段（Ｐ１〜Ｐ１８）として、配線間の導通／非導通を設定可能なプログラム要素を用いるようにした。 - 特許庁

To provide an automatic high-order synthesis method which restrains a decrease in degree of flexibility due to the integration of variable array in a high-order synthesis and generates the RTL description of a logic circuit which is small in circuit area and operates at a high-speed, and a high-order synthesis program therefor.例文帳に追加

変数配列の統合による高位合成での自由度の減少を抑制し、回路面積が小さく、高速動作が可能な論理回路のＲＴＬ記述を生成する自動高位合成方法及び高位合成プログラムを提供する。 - 特許庁

While only variable data required in the calculation are externalized in a conventional table type calculation system, in this system, not only such a data part but also the logic part (procedure part) of the program are externalized in the form of the rule.例文帳に追加

従来のテーブル方式の計算システムでは計算実行時に必要となる可変なデータのみを外部化するにとどまるが、本発明では、そのようなデータ部分のみならずそのプログラムのロジック部分（手続き部分）をもルールという形で外部化する。 - 特許庁

Thus, since the comparison timing signals imparted to these logic comparators LC are delayed respectively by the delay times set in the answering variable delay circuits DY1-DY3, they are made to coincide with the timing of the read-out data read out from related memories to be tested.例文帳に追加

これによってこれら論理比較器に与えられる比較タイミング信号は対応する可変遅延回路に設定された遅延時間だけそれぞれ遅延されるから、関連する被試験メモリから読み出される読み出しデータのタイミングと合致させることができる。 - 特許庁

A delay determined by a time constant depending on an output resistance and a diffusion layer capacitance of a MOS transistor(TR) single body connected to each input terminal and being a component of the multi-input logic gate circuit is used for a minimum unit of the variable delay time.例文帳に追加

多入力論理ゲート回路を構成するＭＯＳトランジスタであって、各入力端子に接続されるＭＯＳトランジスタ単体の拡散層容量と出力抵抗で決まる時定数による遅延を、可変遅延時間の最小単位として用いる。 - 特許庁

This semiconductor device is provided with a plurality of function reconstitution cells having respectively the memory circuit (20) and a control circuit (21) in order to attain the variable logic function, and controls autonomously a read address of the memory circuit for storing a truth value data.例文帳に追加

可変論理機能を実現するためにそれぞれ記憶回路（２０）と制御回路（２１）を有する複数の機能再構成セルを備え、真理値データを格納する記憶回路の読み出しアドレスを機能再構成セルの記憶情報によって自律的に制御する。 - 特許庁

The logic model 10 comprises a trigger signal generation part 40 generating a trigger signal preVP1 for triggering operation of the voltage generation circuit 20, a counter part 60 changing a counter variable (RISE, FALL) based on a clock signal CLK, and an initialization part 50 resetting the counter variable (RISE, FALL) to an initial value every time the trigger signal preVP1 is changed.例文帳に追加

その論理モデル１０は、電圧発生回路２０の動作をトリガするトリガ信号ｐｒｅＶＰ１を生成するトリガ信号生成部４０と、クロック信号ＣＬＫに基づいてカウンタ変数（ＲＩＳＥ，ＦＡＬＬ）を変化させるカウンタ部６０と、トリガ信号ｐｒｅＶＰ１が変化する毎にカウンタ変数（ＲＩＳＥ，ＦＡＬＬ）を初期値にリセットする初期化部５０とを備える。 - 特許庁

A delay deciding circuit 3 decides the delay quantity of the logic circuit 2 or the like, an output voltage control circuit 4 controls the output voltage Vout of an output voltage variable power supply part 5 corresponding to the decided result and when the delay quantity is great, the output voltage Vout is increased.例文帳に追加

遅延判定回路３は論理回路２等の遅延量を判定し、出力電圧制御回路４は前記判定の結果により出力電圧可変型電源供給部５の出力電圧Ｖｏｕｔを制御し、前記遅延量が大きいとき出力電圧Ｖｏｕｔを増大する。 - 特許庁

An adding circuit 103 logic-inverts the monitor signal input from the optical modulator 101 and a low-frequency signal input from a variable ATT 108 and output from a low-frequency generating circuit 110, and adds them to an offset signal attenuated by an arbitrary amount.例文帳に追加

加算回路１０３は、光変調器１０１から入力されるモニタ信号と、可変ＡＴＴ１０８から入力される低周波発生回路１１０から出力された低周波信号を必要に応じて論理反転させ任意の量だけ減衰させたオフセット信号とを加算する。 - 特許庁

For each level of BDD, first and second MOS transistors which correspond to all variable nodes contained within the same level are horizontally aligned and vertically stacked for each level of BDD to design the layout of the cells of the pass transistor logic circuit.例文帳に追加

ＢＤＤの各レベルについて、同一レベル内に含まれる全ての変数ノードに対応する第１および第２のＭＯＳトランジスタを水平方向に並べ、かつＢＤＤのレベル毎に垂直方向に縦積みする構造として、パス・トランジスタ論理回路のセルのレイアウトを設計する。 - 特許庁

Since the pulse width is expanded by the pulse width expanding logic circuit 23 and also a signal with an expanded pulse width and a timing control signal for performing logical operation are constituted of plural signals of different frequencies, a variable control range of the a change-over timing of an analog switch can be extended.例文帳に追加

パルス幅拡張用論理回路２３でパルス幅を広げるとともに、パルス幅を広げた信号と論理演算を行うタイミング制御信号を周波数の異なる複数の信号で構成するため、アナログスイッチＳＷの切替タイミングの可変制御範囲を広げることができる。 - 特許庁

A converter 12 generates a characteristics function which is a logic function that makes a set of a time and a value at the time to be a variable based on a data set row having a set of the time and the value obtained by sampling a signal waveform of an input signal, and converts it into a second function which is an expression in a binary decision diagram.例文帳に追加

変換部１２は、入力信号の信号波形をサンプリングして得られる時刻と値との組を有するデータ組列に基づいて、時刻と当該時刻での値との組を変数とする論理関数である特性関数を生成して二分決定図での表現である第二関数に変換する。 - 特許庁

The non-contact power supply device has a function that determines the oscillation timing of a pulse signal input to a gate terminal of the switching element that excites the secondary-side winding by using first to third flip-flops 103, 116 and 102, first and second counter circuits 104, 105, and a both-end voltage variable circuit 117 composed of a logic element group 118.例文帳に追加

２次側巻線を励磁するスイッチング素子のゲート端子に入力するパルス信号の発振タイミングを、第１〜３のフリップフロップ１０３，１１６，１０２と、第１，２のカウンタ回路１０４，１０５および論理素子群１１８からなる両端電圧可変回路１１７によって決定する機能を備えて構成した。 - 特許庁

Survival section information acquired by the motion composition is used for processing in a logic composition stage, an arrangement wiring stage, a debugging stage or a write stage to a reconfigured device, and sharing a storage element assigned to a variable listed in the motion level description and optimization such as making a data path the shortest are performed.例文帳に追加

動作合成によって得られた生存区間情報を、論理合成段階、配置配線段階、デバッグ段階または再構成デバイスへの書き込み段階の処理に用い、動作レベル記述に記載されている変数に割り当てる記憶素子の共有化、データパスを最短にする等の最適化を行う。 - 特許庁

To provide an electromagnetic attraction type magnetic bearing and its control method for achieving a complete zero power control to always zero a control current in one of opposed electromagnets, reducing the number of parameters to be determined every computing cycle, simplifying a computing logic, reducing the controlled variable of a CPU, and reducing requirements for the high-performance expensive CPU.例文帳に追加

対向する電磁石のいずれか一方の制御電流を常に０とする完全なゼロパワー制御が達成でき、かつ演算周期毎に判定するパラメータ数を低減し、演算ロジックを簡易し、ＣＰＵの制御量を減少させ、高性能かつ高価なＣＰＵの必要性を低減することができる電磁吸引式磁気軸受とその制御方法を提供する。 - 特許庁

An output waveform variable buffer 107 applies waveform conversion to a logic signal generated from the recovered clock signal on the basis of the decision result according to conditions decided by a voltage generated from the frequency of the recovered clock signal and a power supply voltage applied from a power supply voltage supply device 109 to generate a data signal to be sent via the transmission line.例文帳に追加

出力波形可変バッファ１０７は、ロジック回路１０６が判定結果と再生クロック信号から生成したロジック信号を、周波数／電圧コンバータ１０８が再生クロック信号の周波数から生成した電圧と電源電圧供給器１０９から供給される電源電圧とから決定した条件で波形変換し、伝送路を介して送信するデータ信号を生成する。 - 特許庁