「memory cycle time」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To provide a semiconductor memory which can perform high speed operation by suppressing phase deviation between output data and an echo signal without sacrificing a cycle time and a data output time.例文帳に追加

サイクルタイムやデータ出力タイムを犠牲にすることなく、出力データとエコー信号の位相ずれを抑えて高速動作させることを可能とした半導体メモリ装置を提供する。 - 特許庁

To provide a semiconductor memory integrated circuit in which a data propagation time on a data line is equalized, a cycle time is shortened, and an internal timing margin is increased.例文帳に追加

データ線上のデータ伝搬時間の均等化を図り、サイクルタイムの短縮及び、内部タイミングマージンの増大を図った半導体メモリ集積回路を提供する。 - 特許庁

To provide a semiconductor memory which can take in and generate internal write-in data reliably even if the flight time of a data bus is made equal to the cycle time of a clock signal.例文帳に追加

データバスのフライトタイムがクロック信号のサイクルタイムと同程度となっても確実に、内部書込データを取込み生成することのできる半導体記憶装置を提供する。 - 特許庁

To eliminate malfunction at the time of read-out caused by a coupling noise from a non-selection bit line being adjacent to a selected bit line without increasing chip area and an operation cycle time with respect to a semiconductor memory.例文帳に追加

半導体メモリ装置において、チップ面積及び動作サイクル時間を増大することなく、選択したビット線に隣接する非選択のビット線からのカップリングノイズによる読み出し時の誤動作を解消する。 - 特許庁

Valid data can be obtained approximately for the middle bus time and cycle time in the conventional case of repeatedly reading the memory.例文帳に追加

この一連の処理をメモリの内部で行うことによって、従来のメモリを繰り返しリードする際のバス時間とサイクルタイムの中間程度で有効なデータが得られる。 - 特許庁

During the following bus write cycle, while the flash memory device containing the corresponding defective page is normally idle, the idle time period is used for copying the corresponding stored part of the information data from the non-flash memory to a non-defective page of the flash memory device.例文帳に追加

以降のバスライトサイクル中、当該欠陥ページを含むフラッシュメモリデバイスが通常のアイドル状態にある間、当該アイドル期間は、非フラッシュメモリから当該フラッシュメモリデバイスの非欠陥ページに情報データの対応する格納されている部分をコピーするのに利用される。 - 特許庁

The minimum number of memory banks for storage of the multiple copies of the given data item is selected as a function of a random cycle time and a random bank access delay of the memory banks, e.g. as an integer greater than or equal to a ratio of the random cycle time to the random bank access delay.例文帳に追加

与えられたデータ項目の複数のコピーを格納するためのメモリバンクの最小数は、それらメモリバンクのランダムサイクル時間とランダムバンクアクセス遅延の関数として、例えばランダムサイクル時間のランダムバンクアクセス遅延に対する比より大きいかこれに等しい整数として選択される。 - 特許庁

Further, the control circuit 108 reads out the information D, which is reset in a reset cycle longer than the update cycle based on the monitoring clock LF0 and stored in the internal storage circuit every time the information is reset, from the memory 114 and updates the read information.例文帳に追加

また、制御回路１０８は、上記更新周期よりも長く監視用クロックＬＦ０に基づいたリセット周期でリセットされ、リセットの度に内部記憶回路に格納された情報Ｄをメモリ１１４から読み出して更新する。 - 特許庁

Only when error detection signals EDS are at an H level at a certain point of time within a read cycle or the error detection signals EDS are changed to an L level in a present read cycle though they were at the H level in the prior read cycle, a microcomputer 100A with a built-in flash memory inserts 1 weight WT to sense amplifier activation signals SAA.例文帳に追加

フラッシュメモリ内蔵マイコン１００Ａは、リードサイクル内のある時点で誤り検出信号ＥＤＳがＨレベルであるか、または前リードサイクルの誤り検出信号ＥＤＳがＨレベルだったのが現リードサイクルではＬレベルに変化した時のみ、センスアンプ活性化信号ＳＡＡに１ウェイトＷＴを挿入する。 - 特許庁

To provide a semiconductor storage device which can perform precharge of a bit line at high speed and shorten cycle time of access operation of a memory cell.例文帳に追加

ビット線のプリチャージを高速に行い、メモリセルのアクセス動作のサイクル時間を短縮することができる半導体記憶装置を提供する。 - 特許庁

While the prescribed time T elapses, a clock signal generation circuit 10 successively reads a plurality of the digital signals stored in the memory circuit 8 and reproduces clock signals synchronized with a signal cycle of transmitted encoded data.例文帳に追加

その所定時間Ｔが経過するまでの間に、クロック信号再生回路１０は、メモリ回路８に記憶された複数個のデジタル信号を、順次読み出し、送信符号化データの信号周期に同期したクロック信号を再生する。 - 特許庁

To shorten a cycle time in data write/read without any difficult timing design in a semiconductor integrated circuit including the memory cell of a synchronous type SRAM.例文帳に追加

同期型ＳＲＡＭのメモリセルを含む半導体集積回路において、難しいタイミング設計をすることなしに、データの書込み又は読出しにおけるサイクルタイムを短縮する。 - 特許庁

Each time the programmable decoder 107 outputs a reset signal, this memory controls the SRACT at an H level for the period 1/p times the OSC0 cycle to activate the RASB signal.例文帳に追加

プログラマブルデコーダー１０７がリセットを発行するごとに、ＯＳＣ０の周期の１／ｐ倍の期間だけＳＲＡＣＴをＨレベルに制御してＲＡＳＢ信号を活性化させる。 - 特許庁

Data read out from a desired memory cell at the time of read- out cycle is latched by a data latch circuit 3 after it is amplified by a pre-amplifier circuit 2, and inputted to a read-data bus switching circuit 4.例文帳に追加

読出しサイクル時に所望のメモリセルから読み出されたデータは、プリアンプ回路２で増幅された後、データラッチ回路３でラッチされ、リードデータバス切換回路４に入力される。 - 特許庁

Access to the dynamic frequency scaling cache memory in an idle time of a single low-frequency dynamic frequency scaling clock cycle is disclosed.例文帳に追加

単一低周波ダイナミック周波数スケーリングクロックサイクルの休止時間中にダイナミック周波数スケーリングキャッシュメモリへのアクセスが開示される。 - 特許庁

Thus, a memory controller 35 starts the continuous refresh, and a refresh controller 34 prevents any refresh cycle from being generated in a prescribed time after the end of the continuous refresh.例文帳に追加

これにより、メモリコントローラ３５は、連続リフレッシュを開始し、リフレッシュコントローラ３４は、連続リフレッシュ終了後、所定時間にわたってリフレッシュサイクルを発生いさせない。 - 特許庁

Because the plurality of banks can be precharged by a one-time all bank precharge command, the command can be supplied to the semiconductor memory according to a state of the bank even when a vacant cycle inserted with the command is small.例文帳に追加

１回のオールバンクプリチャージコマンドにより、複数のバンクをプリチャージできるため、コマンドを挿入する空きサイクルが少ない場合にもバンクの状態に応じて、コマンドを効率的に半導体メモリに供給できる。 - 特許庁

To provide a semiconductor storage device in which refresh operation is not required, a cycle time and power consumption are equal to those of an ordinary SRAM, and the occupation area of a memory cell is smaller than that of the ordinary SRAM.例文帳に追加

リフレッシュ動作が不要で、サイクルタイムと消費電力が通常のＳＲＡＭと同等であり、かつメモリセルの占有面積が通常のＳＲＡＭよりも小さい半導体記憶装置を提供する。 - 特許庁

This exercise information recording system, after distinguishing an exercise repetition based on acceleration information from an acceleration sensor, stores the time or frequency data of the exercise per cycle in its memory.例文帳に追加

加速度センサからの加速度情報により運動の繰り返しを判別し、運動の１サイクル毎の時刻情報あるいは回数情報を本発明の運動情報記録装置のメモリに格納する。 - 特許庁

To reduce the time of for the overall write operation cycle, including reading and erasure, and enhance affinity with a CMOS process for facilitating realization of a low-cost memory hybrid system LSI.例文帳に追加

読み出し，消去を含めた書き込み動作サイクル全体の時間が短く、ＣＭＯＳプロセスとの親和性が高くして、低コストのメモリ混載システムＬＳＩの実現を容易にする。 - 特許庁

When the writing of the data in the memory in the previous cycle is completed, and any dead region is generated in the second buffer, the data stored in the first buffer this time are transferred to the second buffer.例文帳に追加

前回のサイクルにおけるデータのメモリへの書き込みが完了して第２のバッファに空きが生じたならば、第１のバッファに格納された今回のデータは第２のバッファに転送される。 - 特許庁

To provide an apparatus and method for driving a ferroelectric memory that can secure an enough read/write cycle time of an address during a chip is driven.例文帳に追加

チップ駆動時にアドレスのリード／ライトサイクル時間を十分に確保できるようにした強誘電体メモリの駆動装置及び方法を提供する。 - 特許庁

To provide a control program reloading method or the like not to generate a cycle wait caused by division without providing a memory, which is not required for digital broadcast reception equipment excepting for the time of control program reloading.例文帳に追加

デジタル放送受信装置において、制御プログラム書き換え時以外に必要とされないメモリを備えることなく、且つ、分割することによる周期待ちが発生しない制御プログラム書き換え方法等を提供する。 - 特許庁

To provide a semiconductor device that can increase cycle time under the restriction of chip size where an MPU(micro processing unit) and a DRAM as a secondary cache memory are mounted on the same chip.例文帳に追加

チップサイズの大きさという制約の下で、サイクル時間の高速化を実現し易い、同一チップ上にＭＰＵと２次キャッシュメモリとしてのＤＲＡＭが搭載された半導体装置を提供する。 - 特許庁

To provide a charge/discharge control method of an alkaline battery that can avoid overcharging and over-discharging while avoiding a memory effect without conducting a refresh cycle that requires a long time, and a power supply system.例文帳に追加

長時間を要するリフレッシュサイクルを行うことなくメモリー効果を回避しつつ、過充電および過放電をも回避できる、アルカリ蓄電池の充放電制御方法および電源システムを提供する。 - 特許庁

The initial value of an integral control portion Iout when the braking force control interrupted is to be resumed, is set to a value obtained by subtracting the proportional control portion as shown by D from the target braking force memory value memTdcom at the time of the anti-skid cycle being started.例文帳に追加

中止されていた制動力制御が再開される時の積分制御分Ioutの初期値を、アンチスキッドサイクル開始時目標制動力記憶値memTdcomからＤで示すような比例制御分を差し引いて求めた値とする。 - 特許庁

Addresses are determined (d) on the basis of the index signal IDX (a) corresponding to the rotary cycle of a sector mirror being the standard of time sharing multiplication to be successively stored in a data memory.例文帳に追加

そして、時分割多重の基準であるセクタ鏡の回転周期に応じたインデクス信号IDX（ａ）を元にアドレスを定め（ｄ）、データメモリに順次格納する。 - 特許庁

To increase the operational speed of an electronic device equipped with a destructive read type memory such as a DRAM and its controller by drastically shortening the cycle time of reading.例文帳に追加

ＤＲＡＭ等のような破壊読出し型メモリとその制御装置を備える電子装置であって、読出し時のサイクル時間を大幅に削減し、高速化を図る。 - 特許庁

To provide an arithmetic processing unit and method which can use a memory device of a single port having a transfer speed equivalent to that of the arithmetic processing unit and can reduce a cycle invalidated at the time of execution of a condition branching instruction.例文帳に追加

演算処理装置と同等の転送速度を持つシングルポートのメモリ装置を用いることができ、また、条件分岐命令実行時に無効となるサイクルを削減することができる演算処理装置及び方法を提供すること。 - 特許庁

Furthermore, a read address is calculated, after an initial-value of the read address has been determined in consideration of maximum transmission delay time difference, and the TDM signal is read from the memory at a predetermined cycle.例文帳に追加

また、最大伝送遅延時間差を考慮した読み出しアドレスの初期値を決定した後、読み出しアドレスを算出し、所定の周期でＴＤＭ信号をメモリから読み出す。 - 特許庁

Also, it is provided with a controller 4 for taking out the time of the chock and measured value of the weighting meter with a set cycle, a memory part 6 for accumulating and storing time and weight from the controller 4, and a controller 3 for conducting operation command to the controller 4, thereby recording printing quantity with the time and weight.例文帳に追加

また、時計の時刻と重量計の計測値とを、設定されたサンプリング周期で取り出す制御部４と、制御部４からの時刻および重量を蓄積記憶する記憶部６と、制御部４への動作指示を行う操作部３とを備え、時刻と重量とにより印刷量を記録する。 - 特許庁

A prediction control part 4 sets a transmission cycle of a request signal in a time zone being low in a frequency for operating an automatic locking-unlocking system 6 shorter than a time zone being high in a frequency for operating the automatic locking-unlocking system 6 on the basis of time information recorded on a memory 4a.例文帳に追加

予測制御部４は、メモリ４ａに記録された時間情報に基づき、自動施解錠システム６が動作される頻度が低い時間帯でのリクエスト信号の送信周期を、該自動施解錠システム６が動作される頻度が高い時間帯よりも短く設定する。 - 特許庁

By generating the hang-up signal in response to the access command supplied from the outside of a semiconductor memory instead of a signal generated inside the semiconductor memory, the control signal generation circuit can be reset without increasing the access cycle time when the control signal generation circuit is frozen.例文帳に追加

ハングアップ信号を半導体メモリの内部で生成される信号ではなく、半導体メモリの外部から供給されるアクセスコマンドに応答して生成することで、制御信号生成回路がフリーズしたときに、アクセスサイクル時間を増加することなく制御信号生成回路をリセットできる。 - 特許庁

To provide a semiconductor integrated circuit equipped with a flip-flop type memory cell such as an SRAM, which reduces cycle time and power consumption, further suppresses increase in the area thereof while preventing data destruction of a non-selection memory cell during write circle.例文帳に追加

ＳＲＡＭのようなフリップフロップ型メモリセルを備えた半導体集積回路において、書込みサイクル時の非選択メモリセルのデータ破壊を回避しつつ、サイクルタイムを短縮し、かつ消費電力を低減し、さらに、面積増大を抑制できるようにする。 - 特許庁

To provide a semiconductor memory which permits high speed write-in cycle for a memory cell without requiring a standby time for shift decoding operation in accordance with a defective address is decided even if a data line shift system is used for relieving defect.例文帳に追加

不良救済にデータ線シフト方式を用いたとしても、不良アドレスに応じたシフトデコード動作が確定するまでの待ち時間を要することなく、メモリセルへの高速書き込みサイクルを可能にした半導体記憶装置を提供する。 - 特許庁

The device is provided with a cycle counter which, in accordance with generation of a readout timing for the error correction memory, starts a counting operation with a timing in which data read from the memory is started, stops the counting operation when a count value corresponding to a specified time reaches, and transfers to standby condition.例文帳に追加

エラー訂正用メモリに対する読出タイミングの発生に応じて、メモリからのデータの読み出しが開始されるタイミングでカウント動作を開始して、一定時間に対応するカウント値に至るとカウント動作を停止して待機状態に遷移するサイクルカウンタを設ける。 - 特許庁

More specifically, the control part acquires the control amount from an encoder signal processing circuit for each motor with respect to the motor whose control cycle has come when the interrupting signal is input, reads the operation amount which has been calculated in a previous time and stored in a memory from the memory, and sets it to the motor drive circuit (T_io).例文帳に追加

具体的に、制御部は、割込み信号が入力されると、制御周期が到来したモータについて、モータ毎に、制御量をエンコーダ信号処理回路から取得すると共に、前回算出してメモリに記憶しておいた操作量をメモリから読出し、これをモータ駆動回路に設定する（Ｔ＿ｉｏ）。 - 特許庁

A clock-synchronized memory is provided with an AL setting register 132 used for setting a value (front-loaded latency) specifying a supply cycle of a read or write command, and a delay control circuit 126 for delaying internal control signals MAE, WBE by the prescribed cycle time in accordance with a value set to the AL setting register 132.例文帳に追加

クロック同期型のメモリにおいて、読出しまたは書込みコマンドの投入サイクルを指定する値（前倒しレイテンシ）を設定可能なＡＬ設定レジスタ１３２と、ＡＬ設定レジスタ１３２に設定された値に応じて所定のサイクル時間だけ内部制御信号ＭＡＥ，ＷＢＥを遅延させるための遅延制御回路１２６とを備える。 - 特許庁

The charged state data is counted every time the data is stored in the nonvolatile memory 133, a charging cycle deterioration correction value is specified from the charged state deterioration correcting table on the basis of the number of charging cycles obtained from the number of counts, and the fully charged capacity data is corrected using the charging cycle deterioration correction value.例文帳に追加

そして、充電状態データを不揮発性メモリ１３３に格納する毎にカウントし、そのカウント数から求めた充電サイクル数に基づいて充電放置劣化補正テーブルから充電サイクル劣化補正値を特定し、当該充電サイクル劣化補正値により満充電容量データを補正する。 - 特許庁

Moreover, the control circuit 26 activates a latch data signal in a third K cycle and a burst memory 20 outputs a pre- accessed data after a delayed time.例文帳に追加

バースト・アドレスは、非同期メモリ・コア４０の入力に駆動されるが、非同期メモリ・コア４０からの出力データは、第１サイクルの直後である周期的なクロック信号の第２サイクル後に生じる周期的なクロック信号の第３サイクルまでラッチされない。 - 特許庁

To eliminate the necessity of user's memory management by effectively utilizing an unused area of an EEP-ROM in an ID tag, to reduce a cost for substituting a new ID tag for an old one and to shorten the cycle time of a machine device.例文帳に追加

ＩＤタグ内のＥＥＰ−ＲＯＭの未使用領域を有効に利用してユーザによるメモリ管理を不要にするとともにＩＤタグを新品に交換する費用を削減し、機械装置のサイクルタイムを短縮することを目的とする。 - 特許庁

A write-driver circuit 1090 gives write-in data of which level is reversed every write-in cycle to a selected memory cell based on write-in data held in a latch circuit 1073a at the point of time at which write-in operation in a test operation mode is specified, in a test operation mode.例文帳に追加

ドライバ回路１０９０は、テスト動作モードにおいては、テスト動作モードにおける書込動作が指定された時点で、ラッチ回路１０７３ａに保持された書込データに基づいて、書込サイクルごとにレベルが反転する書込データを選択されたメモリセルに与える。 - 特許庁

Thereby, a required time can be secured in a discharge cycle even if write is interrupted by a detecting signal of the power source voltage detecting circuit in an EEPROM, electric charges charged up in column lines or bit lines provided in a nonvolatile memory array can be discharged surely.例文帳に追加

これにより、ＥＥＰＲＯＭにおいて電源電圧検出回路の検出信号により書き込みが中断されてもディスチャージサイクルは必要な時間を確保することができ、不揮発性メモリアレイに設けたカラム線又はビット線にチャージアップした電荷を確実にディスチャージできる。 - 特許庁

To provide a PCM sound source device which reduces the power consumption of a sound source circuit by making low a memory access period of a PCM system sound source generating voices of a plurality of channels by driving a voice generation part on a time-division basis and the cycle period of a multiplying circuit etc.例文帳に追加

ボイス生成部を時分割駆動して複数チャンネルのボイスを生成するＰＣＭ方式の音源のメモリアクセス周期や乗算回路などのサイクル周期を低くして音源回路の消費電力を低減させることの可能なＰＣＭ音源装置を提供する。 - 特許庁

Also, the device is provided with an interlock signal, it is transmitted to the maintenance port from the retrieving port, it sets a time for perform write-in and read-out of data for the content addressable memory, consequently, retrieving operation is continued in each clock cycle without interrupting it.例文帳に追加

また、インターロック信号が備えられており、検索ポートからメンテナンスポートに伝送されることにより、コンテントアドレサブルメモリに対してデータの書き込みおよび読み出しを実行すべき時を設定し、この結果、検索動作が中断することなく各クロックサイクルで継続する。 - 特許庁