「memory reset」に関連した英語例文の一覧と使い方(7ページ目) - Weblio英語例文検索

To provide a semiconductor memory device in which an output enable reset signal is activated during an active operation period performed before read operation, and in response to this, the output enable signal generation circuit can be operated.例文帳に追加

読出し動作以前に行なわれるアクティブ動作期間で出力イネーブルリセット信号を活性化し、これに応答して出力イネーブル信号生成回路が動作できる半導体メモリ装置を提供すること。 - 特許庁

The target processor is constituted so as to detect the presence of a held reset request, specially, in the processing of a memory access interruption, and consequently the target process performs resetting operation in response to the detection of a request thereby.例文帳に追加

ターゲット・プロセッサは特に、メモリ・アクセス割込みの処理の間に、保留のリセット要求の存在を検出するように構成され、それによりターゲット・プロセッサはこうした要求の検出に応答して、リセット動作を実行する。 - 特許庁

The lighting on and off cycle in which power is turned on for one second and then turned off for one second is repeated for 5 times or more, and when the detection signal of the no-load detection circuit 14 shows installation of the fluorescent lamp, the non-volatile memory 15 is reset.例文帳に追加

１秒間オンし、その後１秒間オフする点滅サイクルを５回以上行い、無負荷検出回路１４の検出信号が蛍光ランプ装着時に、前記不揮発性メモリ１５をリセットする。 - 特許庁

In the case of initializing an one-chip microcomputer, the state of an RS type flip flop(FF) 21 is judged, and only when the FF 21 is reset, the data rewriting operation of a flash memory 1 is started.例文帳に追加

１チップマイクロコンピュータを初期化する際にＲＳ型フリップフロップ２１の状態を判別し、ＲＳ型フリップフロップ２１がリセットされている場合のみ、フラッシュメモリ１のデータ書き換え動作に移行する構成とした。 - 特許庁

When an FPGA data memory storing the called module is specified, subsequently, to the shift register 40 and reset to a calling module, data retreated into the retreat stack 45 is rewritten to the flip-flop 43b.例文帳に追加

その後、呼び出し先のモジュールを記憶したＦＰＧＡデータメモリをシフトレジスタ４０に指定させ、呼び出し元のモジュールに復帰する際には、退避スタック４５に退避されたデータがフリップフロップ４３ｂに書き戻される。 - 特許庁

A write control signal selecting circuit 50 inputs the high-speed clock signal and a wiring control signal in a normal operating state, and selects the high-speed clock signal according to the reset signal, and outputs it to the memory.例文帳に追加

書込制御信号選択回路５０は高速クロック信号と通常動作状態における書込制御信号とを入力しリセット信号により高速クロック信号を選択しメモリに出力する。 - 特許庁

An FIFO memory 301 provided on the input side of an LED array driving part 200 is reset by a main scanning line synchronous signal/ LSYNC from a controller part 302 for taking in image data for one line in main scanning.例文帳に追加

ＬＥＤアレイ駆動部２００の入力側に設けられているＦＩＦＯメモリ３０１は、コントローラ部３０２からの主走査ライン同期信号／ＬＳＹＮＣによってリセットされ、主走査１ライン分の画像データを取り込む。 - 特許庁

The number of times of on/off- operations in a predetermined short period of a power switch 11 is counted, and when it exceeds a predetermined value of the number of times, the data of the cumulative lighting time in the nonvolatile memory 24 is reset.例文帳に追加

電源スイッチ１１の所定の短期間におけるオンオフ操作の回数をカウントしてそれが所定回数値を越えたときに不揮発性メモリ２４の累積点灯時間のデータをリセットするリセット手段を備える。 - 特許庁

When register setting data is "0", the output signals of the first and second latch circuits 11 and 12 become "0", and a system becomes an erroneous writing preventing state where the write signal is prevented from being outputted to the memory until it is reset.例文帳に追加

レジスタ設定データが“０”のとき、第１、第２ラッチ回路１１，１２の出力信号はともに“０”となり、リセットされるまで、ライト信号がメモリへ出力されるのを防ぐ誤書き込み防止状態となる。 - 特許庁

The nonvolatile semiconductor memory device includes: a plurality of first wiring and second wiring intersecting each other; a memory cell array including the plurality of memory cells connected to each intersection part of the plurality of first wiring and second wiring; and a first wiring control circuit and second wiring control circuit for respectively selecting the first wiring and second wiring to supply voltage and current required for a reset operation or set operation of the memory cells.例文帳に追加

不揮発性半導体記憶装置は、互いに交差する複数の第１配線及び第２配線、これら複数の第１配線及び第２配線の各交差部に接続された複数のメモリセルからなるメモリセルアレイと、前記第１配線及び第２配線をそれぞれ選択し、前記メモリセルのリセット動作又はセット動作に必要な電圧又は電流を供給する第１配線制御回路及び第２配線制御回路とを備える。 - 特許庁

The operation method of phase change memory element, provided with a phase change layer and a means for applying a voltage to the phase change layer, includes a step of applying a reset voltage Vrecet to the phase change layer, wherein the reset voltage Vrecet may contain at least two pulse voltages continuously applied, for example, first to third pulse voltages V1-V3.例文帳に追加

相変化層と相変化層に電圧を印加する手段とを備える相変化メモリ素子の動作方法は、相変化層にリセット電圧Ｖｒｅｃｅｔを印加する段階を含み、リセット電圧Ｖｒｅｃｅｔは、連続印加される少なくとも２つのパルス電圧、例えば第１ないし第３パルス電圧Ｖ１〜Ｖ３を含むことができる。 - 特許庁

The device is a memory type bistable liquid crystal display device A having a chiral nematic liquid crystal 10 between a scanning electrode member 4 and a signal electrode member 5, and is provided with a means to increase the period of applying a reset pulse responding to decrease in the environmental temperature or with a means to decrease the period of applying a reset pulse in response to the increase in the environmental temperature.例文帳に追加

走査電極部材４と信号電極部材５との間にカイラルネマチック液晶１０を設けてなるメモリー性双安定型液晶表示装置Ａであって、環境温度の低下に対応して、リセットパルスの印加時間を長く設定する手段や、環境温度の上昇に対応して、リセットパルスの印加時間を短く設定する手段を配設した。 - 特許庁

It is preferrable to provide a reset switch 1 for erasing information stored in the storage means, a memory lamp 3 for displaying the receiving state of the printing information from the computer and a memory lamp lighting button 9 for confirming the situation of the connector 100 through the lamp 3.例文帳に追加

記憶手段に記憶されている情報を消去するためのリセットスイッチ１を備えること、及びコンピュータからの印刷情報の受信状態を表示するメモリランプ３と、メモリランプ３を介してプリンタコネクタ１００の状況を確認するためのメモリランプ点灯ボタン９とを備えることが好適である。 - 特許庁

When a predetermined abort or system reset occurs, the built-in memory is set to a write-protect state, and the data and the initiator identification numbers stored in the write-protected built-in memory are output through a serial data line to the outside, to specify problem occurrence conditions and analyze the problem.例文帳に追加

そして、所定のアボート、或いはシステムリセットが発生した際に、上記内蔵メモリをライトプロテクト状態とし、このライトプロテクト状態とされた内蔵メモリに記憶されている上記データ及び上記イニシエータ識別番号を、シリアルデータラインを介して外部に出力して問題発生条件の特定及び問題解析を行う。 - 特許庁

A facsimile machine 1 selects a card device 20 based on a chip select state held by a backup register part 12 the battery of which is backed up in a facsimile control LSI 2 after reset and rewrites the system program in a flash memory 7 by a system program in the card device 20 in rewrite of the system program in the flash memory 7.例文帳に追加

ファクシミリ装置１は、フラッシュメモリ７内のシステムプログラムの書き替えに際して、リセット後のファクシミリ制御ＬＳＩ２内のバッテリバックアップされたバックアップレジスタ部１２の保持するチップセレクト状態に基づいて、カードデバイス２０を選択して、カードデバイス２０内のシステムプログラムでフラッシュメモリ７内のシステムプログラムを書き替えている。 - 特許庁

A semiconductor device includes: a nonvolatile memory which stores data of n words (n is an integer equal to or larger than 2), and can be accessed in synchronization with access clocks when a chip enable signal is active; and a counter circuit which counts the access clocks, prohibits access to the nonvolatile memory when a count value reaches n, and is reset when the chip enable signal becomes inactive.例文帳に追加

ｎワード（ｎは２以上の整数）のデータを記憶し、チップイネーブル信号がアクティブなときにアクセスクロックに同期してアクセス可能な不揮発性メモリと、アクセスクロックを計数し、計数値がｎに達すると、不揮発性メモリに対するアクセスを禁止し、チップイネーブル信号が非アクティブになるとリセットされるカウンタ回路と、を備える。 - 特許庁

The semiconductor memory device includes a buffer section which generates a wordline drive signal for enabling the wordline of a memory cell in response to a row address signal and a driver section which generates a wordline reset signal for disabling the wordline in response to the row address signal, a mode register wordline signal and a refresh wordline signal.例文帳に追加

本発明の半導体メモリ装置は、ロウアドレス信号に応答してメモリセルのワードラインをイネーブルさせるワードライン駆動信号を発生するバッファ部と、ロウアドレス信号、モードレジスタワードライン信号及びリフレッシュワードライン信号に応答してワードラインをディセーブルさせるワードラインリセット信号を発生するドライバ部とを含む。 - 特許庁

Reset signals to be input to the nonvolatile memory are sent by gathering them for each one bit, each one word and each number of optionally predetermined bits, and periodically sent them as one unit, and even though the storage information of the nonvolatile memory is changed due to the momentary break, α rays, etc., the normal operation is recovered without input signals from the outside.例文帳に追加

不揮発性メモリーに入力するリセットを１ビット毎、１ワード毎、任意の所定のビット数毎にまとめて送り、それを一単位として周期的に送り、瞬断、α線等によって不揮発性メモリーの記憶情報が変化しても、外部からの入力信号なしに正常動作に復帰する。 - 特許庁

The control part 175 proceeds to the process of channel setting standby when the channel data is not written in the saving part 173, or when the channel data written in the memory part 172 is not recognized, or when, at return of the power, the channel data of the saving part 173 could not be written in the memory part 172, or when it is reset.例文帳に追加

制御部１７５は、保存部１７３にチャンネルデータが書き込まれていない場合、記憶部１７２に書き込まれたチャンネルデータを認識しない場合、復電時、保存部１７３のチャンネルデータを記憶部１７２に書き込むことができなかった場合、リセットされた場合、チャンネル設定待機時の処理に移行する。 - 特許庁

A surge voltage generated, when the switching elements are cut off, is OR-coupled by a diode 116 and input in a temporary memory circuit 125; this in then read by the CPU 110a with the pulse edge of P1 or P2, memorized and reset.例文帳に追加

上記開閉素子の遮断時に発生するサージ電圧はダイオード１１６で論理和結合されて一時記憶回路１２５に入力され、ＣＰＵ１１０ａはその後Ｐ１またはＰ２のパルスエッジでこれを読出し、記憶、リセットする。 - 特許庁

The reset circuit 26 is characterized by setting the microprocessor 21 of the slave processor 2 as a stopped state by a 'download mode' of a mode setting strap 17 of the master processor 1 and downloading a program from the master processor 1 to the memory 23.例文帳に追加

このリセット回路２６は、マスタプロセッサ１のモード設定ストラップ１７の「ダウンロードモード」によりスレーブプロセッサ２のマイクロプロセッサ２１を停止状態とし、マスタプロセッサ１からのプログラムをメモリ２３にダウンロードすることを特徴とする。 - 特許庁

Furthermore, in the case of the image pickup mode where the memory means 4 is reset after read of the photoelectric conversion signal, the photoelectric conversion signals through the resetting and the switch means 2 are transferred in the lump of the all pixels.例文帳に追加

また、前記メモリ手段のリセットを前記光電変換信号の読み出し後に行う撮像モードのとき、前記リセット及び前記スイッチ手段による光電変換信号の転送を全画素を一括して行うことを特徴とする。 - 特許庁

When it is in the initial state, an intervening person presence flag F2 is reset to zero and stored in an IC memory (S118).例文帳に追加

回収前情報処理ルーチンでは、トナーカートリッジのＩＣメモリに記憶されたユーザ識別情報が初期状態か否かを判定し（Ｓ１１６）初期状態のときには介在者存在フラグＦ２をゼロにリセットしてＩＣメモリに保存する（Ｓ１１８）。 - 特許庁

During a configuration control of the FPGA 21-2n by data stored in a flash memory 6, a reset signal (a) is produced by the configuration controller 5, and the FPGA 21-2n are separated from the busses 7, 8 by the bus switches 9, 10.例文帳に追加

フラッシュメモリー６に格納されたデータにより、ＦＰＧＡ２１〜２ｎをコンフィグレーション制御する期間は、コンフィグレーション制御装置５によりリセット信号ａを生成して、バススイッチ９，１０によりＦＰＧＡ２１〜２ｎをバス７，８から切り離す。 - 特許庁

The printer is mounted with a memory control circuit which can externally adjust timing when page hit determination processing (processing for determining whether or not an address needs to be reset to the DRAM) is performed.例文帳に追加

印刷装置を、そのコントローラ上に、ページヒット判定処理（アドレスをＤＲＡＭに設定し直す必要があるか否かを判定する処理）を行うタイミングを，外部から調整可能なメモリ制御回路を実装されている装置として構成しておく。 - 特許庁

The data updating circuit performs erasure operation varying threshold voltage of a memory cell of an object of data update so as to coincide with the prescribed reset reference voltage being one of plural reference voltage and being not any of the maximum value or the minimum value out of plural reference voltage, after that, threshold voltage of the memory cell is varied so as to coincide with reference voltage corresponding to data after update of the memory cell.例文帳に追加

データ更新回路はデータ更新対象のメモリセルの閾電圧を複数の参照電圧の１つであり、上記複数の参照電圧の中の最大値または最小値のいずれでもない所定のリセット参照電圧と一致するように変化させる消去動作を実施し、その後、該メモリセルの閾電圧を該メモリセルの更新後データに対応する参照電圧と一致するように変化させる。 - 特許庁

The nonvolatile semiconductor memory device is provided with a switching structure, and a resistive element (12) which is electrically connected to the switching structure and presents one reset resistance state and at least two set resistance states.例文帳に追加

本発明の不揮発性半導体メモリ素子は、スイッチング構造体と、前記スイッチング構造体と電気的に接続され、１つのリセット抵抗状態及び少なくとも２つ以上のセット抵抗状態を呈する抵抗体（１２）と、を備えることを特徴とする。 - 特許庁

When an inquiry command with a first parameter for indicating a merchandise sale processing is received from a merchandise sale registration device 2, the merchandise information in the memory is transmitted by radio, and the response determination information is reset to deny a response.例文帳に追加

そして、商品販売登録装置２から商品販売処理を示す第１のパラメータが付された問合せコマンドを受信したときには、メモリの商品情報を無線送信するとともに応答判定情報を応答しない設定に変更する。 - 特許庁

Informations on desired position modes (regenerating modes) detected at sensor portions 50-54 are previously stored into a rearseat control unit 24 as regenerating mode information by simultaneously manipulating the regenerating switch 41 and the reset switch 42 of the memory switch 40.例文帳に追加

メモリスイッチ４０の再生スイッチ４１及び復帰スイッチ４２を同時に操作することにより、センサ部５０〜５４で検出した所望の姿勢モード（再生モード）の情報を再生モード情報としてリヤシート・コントロールユニット２４に予め記憶する。 - 特許庁

To provide a printer-containing camera device which does not apply an excess load to a thermal head even by a designation of printing after an image memory for storing picked-up image is reset, and does not perform printing which severely consumes a drive battery or the like.例文帳に追加

撮影画像を記憶する画像メモリのリセット処理が行われた後に、印刷の指示があっても、サーマルヘッドに過大な負荷を加えたり、駆動電池を激しく消耗させるなどの印刷を行うことのないプリンタ内蔵カメラ装置を提供する。 - 特許庁

In the case of initializing an one-chip microcomputer, the state of an RS type flip flop(FF) 21 is judged, and only when the FF 21 is reset, the step-up operation of a booster circuit 17 and the data rewriting operation of a flash memory 1 are started.例文帳に追加

１チップマイクロコンピュータを初期化する際にＲＳ型フリップフロップ２１の状態を判別し、ＲＳ型フリップフロップ２１がリセットされている場合のみ、昇圧回路１７の昇圧動作と、フラッシュメモリ１のデータ書き換え動作に移行する構成とした。 - 特許庁

Further, when the data processing section 26 is reset and no image data are stored in the second memory 28, an error display, showing that the image data can not be normally read is displayed on the display screen of the display section 25.例文帳に追加

また、データ処理部２６がリセットされたとき、第２のメモリ２８に画像データが格納されていなければ、表示部２５の表示画面に、エラー表示、即ち、原稿の画像データの読み取りを正常に行うことができない旨の表示がなされる。 - 特許庁

Before starting diagnosis operation, a reference pattern corresponding to the equipment is reset based on the reference pattern stored in the reference pattern memory section 3 before the earthquake broke and the fluctuation quantity obtained in the predetermined period after the earthquake broke out.例文帳に追加

そして、地震発生前に参照パターン記憶部３に記憶された参照パターン、及び、地震発生後の所定期間に得られた上記変動量に基づいて、診断運転の開始前に、機器に対応する参照パターンを再設定する。 - 特許庁

An NWE mask generating section 7 has an RS flip flop(FF) 101 and the FF 101 is set by a symbol output pulse (a pulse indicating the outputting timing of one symbol) and reset by them first sampling pulse (a pulse instructing the fetching of data to a memory 3).例文帳に追加

ＮＷＥマスク生成部７は、ＲＳフリップフロップ（ＦＦ）１０１を有し、このＦＦは、シンボル出力パルス（１シンボルの出力タイミングを示すパルス）でセットされ、最初のサンプリングパルス（メモリ３へのデータの取り込みを指示するパルス）でリセットされる。 - 特許庁

When the energy saving mode is reset in a standby mode and a program mode key is turned ON (Y in S3), the operation mode which has been stored in the nonvolatile memory area when shifted to the energy saving mode last time is read and then displayed again at the operation part (S4).例文帳に追加

省エネルギーモードから待機モードに復旧したときは、プログラムモードキーのＯＮｓｗ（ステップＳ３のＹ）、前回に省エネルギーモードに移行した際、不揮発メモリ領域に記憶された運転モードを読み込み、操作部に再度表示する（ステップＳ４）。 - 特許庁

A writing address signal selecting circuit 40 inputs the initial value writing address signal generated by the counter and a data write address signal in a normal operating state, and selects the initial value write address signal according to a reset signal, and inputs it to a memory.例文帳に追加

書込アドレス信号選択回路４０はカウンタが生成した初期値書込アドレス信号と通常動作状態におけるデータ書込アドレス信号とを入力しリセット信号により初期値書込アドレス信号を選択しメモリに入力する。 - 特許庁

When data write is completed in a memory cell 11 and a reset signal RST is made 'H', control voltage MCD outputted from a write-in control circuit 30 is made ground voltage GND, and the discharge of electric charges on a drain line DL is started.例文帳に追加

メモリセル１１へのデータの書込みが終了して、リセット信号ＲＳＴが“Ｈ”になると、書込み制御回路３０から出力される制御電圧ＭＣＤが接地電圧ＧＮＤとなってドレイン線ＤＬ上の電荷の放電が開始される。 - 特許庁

This elevator controller is provided with a program memory 4 having a program evacuation region 44 storing old operation control program and a program updating region 43 storing the new operation control program, an address change circuit 6, a reset signal generation circuit 7, and a CPU 3.例文帳に追加

古い運転制御プログラムを保管するプログラム退避領域４４、新しい運転制御プログラムを保管するプログラム更新領域４３等を有するプログラムメモリ４と、アドレス変更回路６と、リセット信号生成回路７と、ＣＰＵ３とを設けた。 - 特許庁

To suppress the increase of power consumption as much as possible even when a word line is set to a negative potential to rest a word line, in a semiconductor device having a function performing reset operation by driving a word line connected to a memory cell to restore a memory cell in a cell array from an activation state to a standby state.例文帳に追加

セルアレイ内のメモリセルを活性化状態からスタンバイ状態に復帰させるために、メモリセルに接続されたワード線を駆動してリセット動作を行う機能を有する半導体装置に関し、ワード線をリセットするためにワード線をマイナス電位に設定する場合でも、消費電力の増加を極力抑えることを目的とする。 - 特許庁

The measuring device is provided with a means for specifying a processing mode, which specifies whether the prescribed processing should be repetitively executed or not when a condition is met, a memory means which memorizes that the condition has already met based on the specified processing mode, and a reset means which clears the memorized data in the memory means when the prescribed processing is executed.例文帳に追加

条件が合致したら繰り返し所定の処理を実行するか否かを指定する処理モード指定手段と、指定された処理モードに基づき既に条件が合致したことを記憶する記憶手段と、所定の処理を実行させるのにあたりこの記憶手段の記憶を解除するリセット手段を設けたことを特徴とするもの。 - 特許庁

In a processor 101 on the side assuring a store sequence, when store access 127 started after a store sequence assurance request 133 is reflected in a shared memory 120, a sequence assurance flag 136 is set, and when store access 125 before the request 133 is reflected in the memory 120 or in the cache 124 of another processor 102, it is reset.例文帳に追加

ストア順序を保証する側のプロセッサ１０１において、ストア順序保証リクエスト１３３以降に開始したストアアクセス１２７が共有メモリ１２０に反映されると順序保証フラグ１３６がセットされ、該リクエスト１３３以前のストアアクセス１２５が共有メモリ１２０および他プロセッサ１０２のキャッシュ１２４に反映されるとリセットされる。 - 特許庁

When the memory package 2 is disconnected, the disconnected state is detected, and the reset side of the latching relay 3 in the control circuit 1 is driven by a battery by an one shot circuit 4 to be operated by the battery for driving the relay in a fixed time so that the latch of the DC/DC converter 5 in the memory package 2 to the ON state can be released.例文帳に追加

メモリパッケージ２の接続が未接続となった場合、未接続状態を検知し、一定期間リレーを駆動するためにバッテリで動作するワンショット回路４によって、バッテリで制御回路１内のラッチングリレー３のリセット側を駆動することで、メモリパッケージ２内のＤＣ−ＤＣコンバータ５のＯＮ状態へのラッチを解除する。 - 特許庁

The method of programming the nonvolatile memory device includes steps of: performing a program operation on a first page; counting a program pulse application number until the program operation on the first page is completed; comparing the counted program pulse application number with a threshold to reset the program start voltage; and performing the program operation on a second page using the reset program start voltage.例文帳に追加

第１頁に対してプログラム動作を行う段階と、前記第１頁に対するプログラム動作が完了するまでプログラムパルス印加回数をカウントする段階と、前記カウントされたプログラムパルス印加回数としきい値を比較してプログラム開始電圧を再設定する段階と、第２頁に対して前記再設定されたプログラム開始電圧に応じてプログラム動作を行う段階とを含む構成としたことを特徴とする。 - 特許庁

A communications apparatus includes a communication controller for controlling a network communication based on an assigned IP address, a memory which stores the reset IP address different from the IP address, and an IP address controller for updating the IP address to the reset IP address, when the packet is not detected during the predetermined time duration by supervising the reception of the packet to the IP address.例文帳に追加

割当てられるＩＰアドレスに基づいてネットワーク通信を制御する通信制御部と、前記ＩＰアドレスと異なる復帰ＩＰアドレスを記憶する記憶部と、前記ＩＰアドレスに対するパケットの受信を監視し、所定の時間において前記パケットの受信を検出しないとき、前記ＩＰアドレスを前記復帰ＩＰアドレスに更新するＩＰアドレス制御部とを具備する通信装置を構成する。 - 特許庁

A gate potential of a current copier transistor 19 is set to output a current of a prescribed value, a current supplied from a current source circuit 15 is supplied to a pixel circuit 1, a signal level and a reset level are read from the circuit 1 and stored to a line memory 6.例文帳に追加

カレントコピアトランジスタ１９のゲート電位を設定して一定値の電流を出力させ、電流源回路１５から供給される電流を画素回路１へ供給して、画素回路１からシグナルレベルとリセットレベルをそれぞれ読み出し、ラインメモリ６に格納する。 - 特許庁